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케이던스 버추오소 AI 스튜디오, 아날로그 설계에 AI 접목
케이던스가 발표한 백서는 아날로그·혼성신호(AMS) 설계에서 AI의 역할이 커지고 있다고 설명한다. 복잡도 상승과 일정 단축, 실수 비용 증가 속에서 AI가 미래가 아닌 현재의 엔지니어링 도구가 됐다는 주장이다. 머신러닝 기반 엔진, 대화형 설계 지원, 자율형 멀티에이전트 워크플로까지 단계적 로드맵을 제시하며, 이를 버추오소 AI 스튜디오 플랫폼과 연계해 설명한다. AI가 비차별적 반복 작업을 줄이고 시뮬레이션·마이그레이션 작업을 가속화하며, 경험 수준과 무관하게 엔지니어의 생산성을 높이는 역할을 할 수 있다고 소개한다.
지멘스·시높시스·케이던스 블로그, AI 설계검증 동향 정리
세미컨덕터 엔지니어링이 업계 전문가들의 블로그 글을 모아 소개했다. eBeam Initiative는 대형 포토마스크와 하이-NA EUV, 커브리니어 마스크를 다룬 패널 토론 내용을 전했고, 지멘스는 칩렛 기반 설계에서 시스템 기술 공동최적화와 멀티피직스 분석의 중요성을 짚었다. 시높시스는 피지컬 AI 시스템을 위한 물리 기반 설계 방법론을, 케이던스는 AI가 RTL 생성과 ECO 제안까지 맡는 상황에서 설계 검증의 중요성을 강조했다. 암은 소스 없이도 마이크로아키텍처를 분석하는 기법을, 키사이트는 스케일업 패브릭에서 텐서 병렬화의 역할을 설명했다. 그 외 SEMI는 MEMS·센서 산업의 트렌드를, 램리서치와 인텔 파운드리는 각각 CFET 기반 SRAM 공정과 집적 전압 레귤레이터 기술을 소개했다.
케이던스, AI 결합시 칩설계 생산성 1000배 전망
케이던스 CEO 아니루드 데브간은 10월 26일(현지시간) 3분기 실적발표 컨퍼런스콜에서 인공지능(AI)이 칩 설계 생산성을 최대 1000배까지 높일 수 있다고 밝혔다. 그는 범용 AI 모델과 반도체 설계에 특화된 케이던스 자체 모델을 EDA 도구와 결합하는 전략 방향을 소개했다. 데브간은 20년 전 IBM과 인텔이 CPU 하나를 설계하는 데 500명이 5년간 걸렸지만 지금은 50명이 6개월이면 가능하다며, 칩 설계가 이미 100배가량 쉬워졌다고 설명했다. 케이던스는 이날 컨퍼런스콜에서 연간 실적 전망도 상향했다.
시멘스EDA·케이던스, 엣지 AI 칩 설계에 보안·전력·메모리 요건 강조
엣지 AI가 소비자·산업·자동차·의료 기기 전반으로 확산되며 데이터 생성 지점 근처에서 실시간으로 처리·판단하는 역할이 커지고 있다. 시멘스 EDA의 사티시 발라수브라마니안은 심박을 추적하는 스마트워치, 보일러 압력을 모니터링하는 산업용 제어장치, 자동차의 라이다·레이더·카메라, 수술 로봇 팔 등을 엣지 기기의 예로 들었다. 케이던스의 윌리엄 첸은 엣지 AI 인프라가 통신 노드, 산업용 게이트웨이, 엔터프라이즈 서버, 스마트 빌딩 컨트롤러에서 로컬 추론을 가능하게 하며, 센서에서 수집한 대용량 데이터를 현장에서 먼저 처리해 대역폭과 지연시간을 줄여야 한다고 설명했다. 발라수브라마니안은 디지털 스레드, 제품수명주기관리(PLM), 실리콘수명주기관리(SLM)를 통한 통합 관리 체계가 필요하다고 덧붙였다.
케이던스·시놉시스·지멘스 EDA, RTL 검증에 AI 에이전트 확대
케이던스, 시놉시스, 지멘스 EDA 등 3대 반도체 설계자동화(EDA) 기업이 2026년 들어 자사 AI 에이전트의 자율성 수준을 경쟁적으로 강조하고 나섰다. 케이던스는 6월 1일 컴퓨텍스에서 ChipStack 에이전트가 특정 영역에서 '바운디드 레벨5' 자율성에 도달했다고 밝혔고, 시놉시스는 3월 11일 스펙-투-RTL 워크플로가 'L4' 수준이라고 밝힌 뒤 장기 과제 처리 에이전트에 대해 L5 역량을 주장한다고 전했다. 지멘스 EDA는 3월 16일 에이전트를 출시하고 7월 26일 '자가검증' 루프를 발표했다. 이들 속도 개선 수치는 모두 업체나 고객사가 자체 기준으로 측정한 것이며, 시놉시스가 7월에 거론한 평가 주체인 AMD도 승인 외 별도 분석은 내놓지 않았다.
케이던스 에이전틱 설계 AI, L1~L4 자율성과 책임 소재
Semiconductor Engineering이 케이던스의 에이전틱 AI 전략을 바탕으로 설계 AI의 자율성 수준을 L1부터 L5까지 5단계로 설명했다. L1은 엔지니어가 정의한 목표 안에서 파라미터를 최적화하는 '최적화 AI'(예: Cerebrus AI Studio), L2는 자연어를 인터페이스로 활용해 질의·코드 생성·디버깅을 지원하는 단계다. L3은 AI가 결과를 제안하고 시뮬레이션·포멀 엔진 등 검증 도구를 통해 반복 개선하는 '복합 추론' 단계이며, L4는 ChipStack, ViraStack, InnoStack, AuraStack 등 특화 에이전트들이 계획·실행·검증·최적화를 조율하는 '에이전틱 워크플로' 단계다. 각 단계는 상위 레벨이 하위 레벨의 역량을 포함하는 누적적 구조이며, 케이던스는 자율 워크플로 적용 사례에서 개발 주기가 수주에서 수일로 단축됐다고 설명했다.
지멘스·시높시스·케이던스, AI로 설계·검증·패키징 재편
Semiconductor Engineering이 각 업체 블로그를 정리했다. 지멘스는 물리 기반 디지털트윈으로 소수의 열센서만으로 다수의 가상 센서 측정이 가능하다고 소개했고, 시높시스는 에이전틱 AI가 작업 단위를 개별 프롬프트에서 목표 지향 워크플로로 바꾼다고 설명했다. 케이던스는 기존 엣지 실리콘이 멀티모달 워크로드와 실시간성, 하드웨어 보안을 요구하는 피지컬 AI를 따라가지 못한다고 지적했고, 키사이트는 AI가 통계모델·딥러닝·자동추론으로 RF 설계 공간 탐색을 바꾸고 있다고 밝혔다. 이 외 ESD얼라이언스의 EDA 성장 전망 인터뷰, 미쓰비시케미컬·앰코·램리서치·인텔파운드리의 제조·패키징·소재 관련 블로그도 함께 소개됐다.
AI 추론 시대, 케이던스 LPDDR 메모리 IP 부각
반도체 업계가 모델 학습 중심의 대규모 설비투자 단계를 지나 AI 인프라를 실제로 활용하고 수익화하는 단계로 넘어가고 있다고 소개됐다. AI 추론이 컴퓨팅의 주된 워크로드로 부상하면서 데이터 이동을 처리할 새로운 메모리 솔루션이 필요하다는 점이 언급됐다. 이런 흐름을 업계에서는 '추론 슈퍼사이클'이라 부른다고 전했다. 기사는 케이던스의 LPDDR 메모리 IP 솔루션을 소개하는 외부 링크로 연결된다.