SEEQC, 칩 기반 사전 디코더와 NVIDIA Ising 결합해 양자 오류 정정 지연·오류율 50% 개선

시뮬레이션으로 확인한 50% 성능 향상

SEEQC는 자체 칩 기반 사전 디코더와 NVIDIA의 오픈 AI 모델 Ising 디코더를 결합한 다단계 디코딩 아키텍처의 시뮬레이션 결과를 공개했다. NVIDIA Ising 단독 운용 대비 디코딩 지연(decoding latency)과 논리 오류율(logical error rate) 두 지표 모두에서 약 50%씩 개선됐다는 것이 핵심 주장이다. 내결함성 양자 시스템의 확장성을 결정짓는 가장 중요한 두 지표에서 동시에 절반 수준의 개선이 나타났다는 점이 이번 발표의 핵심이다.

시뮬레이션 환경은 현실적인 디코더 지연을 반영한 양자 프로세서 및 아키텍처 스택으로 구성됐으며, SEEQC의 칩 기반 사전 디코더를 후단 백엔드로, NVIDIA Ising 디코딩을 연결하는 구조로 설계됐다. SEEQC Digital Link와 NVIDIA NVQLink가 양자 프로세서와 GPU 가속 컴퓨팅 환경 사이의 저지연 통신 프레임워크를 제공했다.

아키텍처 설계 원리: QPU 근접 처리

이 아키텍처의 근본 아이디어는 전처리 디코딩 기능을 QPU(양자 프로세서)에 최대한 가까이 배치하는 것이다. 일반적으로 오류 정정 과정에서는 QPU가 생성하는 방대한 측정 데이터를 상위 고전 컴퓨팅 자원으로 전송해야 하는데, 이 데이터 이동과 통신 지연이 전체 시스템의 병목으로 작용한다. SEEQC의 접근법은 칩 스케일의 사전 디코더를 QPU 인근에 배치해 1차 처리를 수행한 뒤, 압축된 정보만 GPU 기반 HPC 자원으로 전달하는 방식이다. 이를 통해 고전 컴퓨팅 측 처리 부담과 통신 오버헤드를 동시에 줄이는 것이 설계 목표다.

SEEQC Digital Link는 칩 기반 사전 디코더와 상위 컴퓨팅 자원을 연결하는 디지털 인터페이스 역할을 하며, NVIDIA NVQLink는 양자-GPU 가속 환경 간 저지연 통신을 지원한다. 두 인터페이스의 조합이 다단계 디코딩 파이프라인을 실현하는 핵심 인프라다.

오류 정정 오버헤드와 확장성 함의

양자 오류 정정에 수반되는 처리 비용은 시스템 규모가 커질수록 지수적으로 증가하는 것으로 알려져 있다. 논리 큐비트 하나를 구현하려면 다수의 물리 큐비트가 필요하고, 각 큐비트에서 발생하는 오류를 실시간으로 감지·정정하려면 막대한 계산 자원이 요구된다. 이런 맥락에서 디코딩 지연과 논리 오류율을 동시에 절반으로 줄였다는 결과는 단순한 수치 개선 이상의 의미를 갖는다. 지수 함수적 특성을 고려하면, 초기 단계의 50% 개선은 대규모 시스템에서 훨씬 큰 효율 격차로 증폭될 수 있기 때문이다.

다만 이번 결과가 실물 QPU 하드웨어가 아닌 시뮬레이션 환경에서 도출됐다는 한계는 명확히 짚어야 한다. 현실적인 지연을 반영했다고 하지만, 실물 양자 하드웨어를 통합할 경우 열 잡음, 소자 간 결합 변동, 공정 변동 등 시뮬레이션에서 완전히 재현하기 어려운 요인들이 추가된다. SEEQC도 이 점을 인식하고 있으며, 다음 단계로 실물 QPU와의 통합 실증을 예고했다.

다음 단계: HPC 인프라와의 칩 대 칩 통합

SEEQC는 이번 시뮬레이션에서 검증된 구성 요소들을 실제 양자 프로세서에 통합하고 HPC 인프라와 연결하는 것을 다음 목표로 제시했다. 최종 목표는 칩 대 칩 수준의 양자 프로세서-HPC 통합으로, 양자 AI 응용에 필요한 성능과 확장성을 확보하는 것이다. 이 과정에서 하이브리드 양자-고전 워크로드에 대한 오류 정정 성능과 확장성도 추가로 평가할 예정이다.

이번 발표는 SEEQC와 NVIDIA 간 진행 중인 협업의 연장으로, NVIDIA 양자 플랫폼과 SEEQC의 디지털 양자 컴퓨팅 아키텍처를 결합해 확장형 양자 시스템의 핵심 과제를 해결하려는 공동의 방향성을 보여준다.