RTL

레지스터 사이의 데이터 흐름으로 회로를 기술하는 설계 단계. Verilog·VHDL 로 쓴다.

설계자가 원하는 동작(더하기, 비교, 상태 저장 등)을 직접 트랜지스터나 게이트 배치로 옮기려면 규모가 커질수록 손을 대기 어려워진다. RTL은 이 문제를 클럭 주기마다 어떤 레지스터가 어떤 값을 받아 저장하는지, 그 값이 어떤 조합 논리를 거쳐 만들어지는지를 기술하는 방식으로 풀어, 회로를 사람이 읽고 관리할 수 있는 수준으로 추상화한다. 코드에는 클럭 엣지에서 갱신되는 always 블록(또는 process)과, 그 사이를 잇는 조합 논리 할당문이 함께 들어가며, 이 구조 자체가 나중에 합성 툴이 실제 게이트로 변환할 때의 기준이 된다. 현장에서는 스펙 문서를 받아 모듈을 처음 코딩할 때, 시뮬레이션으로 기능을 검증할 때, 그리고 합성 전 단계에서 타이밍·면적을 가늠하기 위해 RTL 코드를 리뷰할 때 이 용어를 쓴다. 흔히 하는 오해는 RTL 코드가 곧 회로도라고 생각하는 것인데, 실제로는 합성 툴이 같은 RTL을 두고도 목표 라이브러리와 제약 조건에 따라 서로 다른 게이트 구조를 뽑아낼 수 있어, RTL은 동작의 명세일 뿐 최종 하드웨어 형태를 그대로 지정하지는 않는다.