"나노시트"
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ALD 원자층증착, 나노시트·D램 커패시터 공정 핵심으로
원자층증착(ALD)은 1974년 핀란드의 투오모 순톨라와 동료들이 첫 특허를 출원한 기술로, 20년 전 칩이 소형화되고 3차원 구조로 바뀌면서 기존 공정이 공정 편차를 감당하지 못하자 필수 공정으로 자리 잡았다. 현재 ALD는 나노시트 채널, 고종횡비(HAR) 콘택, D램 커패시터 스택 등에서 옹스트롬 단위의 두께 제어와 거의 완벽한 단차 피복성을 구현하는 데 쓰인다. 해당 기고문은 이 같은 정밀도가 박막 아래 표면에서 갈린다는 점을 다룰 예정이나, 제공된 본문은 서두에서 끊겨 구체적 내용은 확인되지 않는다.
TU뮌헨, 신경망으로 3nm 나노시트 SPICE 시뮬레이션 가속
독일 뮌헨공대 연구진이 3nm 나노시트 트랜지스터용 신경망(NN) 기반 모델을 개발해 SPICE 시뮬레이션과 표준 셀 라이브러리 특성화에 적용한 논문을 발표했다. 이 모델은 드레인 전류와 전하를 예측하며, 업계 표준인 BSIM-CMG Verilog-A 컴팩트 모델과 비교해 지연시간 오차 0.11% 미만, 총 전력 오차 0.76% 미만의 정확도를 보였다고 밝혔다. 표준 셀 라이브러리 특성화 과정에서는 기존 모델보다 최대 8배 빠른 처리 속도를 기록했다. 연구팀은 다양한 아날로그·디지털 회로 시뮬레이션을 통해 모델 정확도를 추가로 검증했으며, 신경망 크기와 시뮬레이션 정밀도 간 관계에 대한 가이드도 제시했다.
TUM 등, A7 CFET·A10 나노시트 공정 기생특성 비교
뮌헨공대(TUM), 모데나·레조에밀리아대(UNIMORE), 어플라이드머티어리얼즈 연구진이 A7 CFET와 A10 나노시트 FET(NSFET) 기술을 비교한 논문을 발표했다. 연구진은 물리 기반의 열·노화 인식 시스템-기술 공동평가(STCO) 플로우를 제시해 두 기술의 셀 기생 저항·커패시턴스(RC)를 평가했다. 이 플로우는 보정된 소자 모델, 표준셀 생성, GDS-TCAD 변환 기반 3차원 기생 RC 추출, AI 가속기의 RTL-to-GDS 구현, 멀티피직스 열 해석, 바이어스 온도 불안정성(BTI) 노화 평가를 연결한다. 연구진은 두 기술에 동일한 소자 모델을 적용해 기생 RC와 설계 단계별 영향을 분리해 분석했다고 밝혔다. 논문은 2026년 9월 arXiv에 프리프린트로 게재됐다.