"랜덤 캐시"

CEASER-S 등 랜덤 캐시 4종, RISC-V SoC 구현해 비교평가

루르대학교 보훔, 막스플랑크 정보보안연구소, 조지아텍 공동 연구팀이 CEASER-S, ScatterCache, SassCache, MIRAGE 등 4가지 랜덤 캐시 설계를 멀티코어 아웃오브오더 RISC-V 시스템온칩(SoC)의 최종 레벨 캐시(LLC)로 구현했다. 연구팀은 각 설계에 공통되거나 설계별로 다른 하드웨어 구현 난제를 식별하고 실질적인 해결책을 제시했다. SPEC CPU 2017 rate와 GAPBS 워크로드를 완료 실행하는 FPGA 구현체를 통해 네 설계를 동일한 풀시스템 하드웨어 플랫폼에서 비교 평가했다. 연구팀은 이번 평가가 해당 설계들을 공통 하드웨어 플랫폼에서 비교한 첫 사례라고 밝혔다.