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CEASER-S 등 랜덤 캐시 4종, RISC-V SoC 구현해 비교평가

Semiconductor Engineering2026-11-031분 읽기영문 원문

분야 자료 사진 — 칩 다이의 회로 배치 · Martijn Boer · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

루르대학교 보훔, 막스플랑크 정보보안연구소, 조지아텍 공동 연구팀이 CEASER-S, ScatterCache, SassCache, MIRAGE 등 4가지 랜덤 캐시 설계를 멀티코어 아웃오브오더 RISC-V 시스템온칩(SoC)의 최종 레벨 캐시(LLC)로 구현했다. 연구팀은 각 설계에 공통되거나 설계별로 다른 하드웨어 구현 난제를 식별하고 실질적인 해결책을 제시했다. SPEC CPU 2017 rate와 GAPBS 워크로드를 완료 실행하는 FPGA 구현체를 통해 네 설계를 동일한 풀시스템 하드웨어 플랫폼에서 비교 평가했다. 연구팀은 이번 평가가 해당 설계들을 공통 하드웨어 플랫폼에서 비교한 첫 사례라고 밝혔다.

이 글에 나온 것

#랜덤 캐시 #RISC-V #FPGA #사이드채널 #MIRAGE

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Randomized Caches in HW: Overheads And Limitations (RUB, Max Planck, Georgia Tech)」

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EDA 설계 데이터 관리, 개발자 워크플로우에 통합

EE Times는 반도체 설계 작업이 텍스트 기반의 현대적 개발 환경을 중심으로 이루어지는 추세라고 전했다. 이에 따라 엔지니어들은 설계 데이터 관리 도구에서도 코딩 도구와 같은 수준의 효율성을 기대하고 있다고 설명했다. 기사는 Visual Studio Code와 같은 개발 환경에 설계 데이터 관리 기능을 접목하는 흐름을 다뤘다.

EE Times2026-11-03

시놉시스 부사장, 한국 반도체엔 시스템 공동최적화가 기회

시놉시스 프랭크 셔마이스터 부사장은 지디넷코리아와의 인터뷰에서 AI 시대에는 컴퓨트·HBM·패키지를 따로 최적화할 수 없으며, 이를 하나로 묶는 '시스템 수준 공동 최적화'가 한국 반도체 기업들에게 가장 큰 기회라고 말했다. 그는 칩렛과 멀티다이 설계로 패키지 자체가 아키텍처의 일부가 되고 있다며, 설계 초기부터 다중 물리 시뮬레이션을 적용해야 한다고 제언했다. 시놉시스는 2024년 앤시스 인수 이후 반도체 설계와 다중물리 시뮬레이션을 결합한 '멀티피직스 퓨전' 솔루션을 선보인 바 있다. 그는 AI 칩 시장이 하이퍼스케일러용 초거대 칩과 피지컬 AI용 소형 칩으로 갈리고 있다며, 중소 팹리스는 특정 어플리케이션에 맞는 아키텍처로 경쟁해야 한다고 조언하면서 대표 사례로 리벨리온을 들었다.

ZDNet Korea2026-11-03

IBM, 120큐비트 양자칩 2대 연결하는 미터급 커플러 공개

IBM 리서치 연구진이 '미터급 양자 인터커넥트' 논문을 2026년 10월 공개했다. 연구팀은 L-커플러라 불리는 장거리 커플러 네 개를 이용해 120큐비트 IBM Nighthawk R1 초전도 큐비트 프로세서 두 대를 서로 연결하는 실험을 선보였다. 이 커플러는 모듈형 양자 아키텍처에서 개별 프로세서 모듈을 미터 단위 거리에서도 결합할 수 있도록 설계됐다. 해당 연구 내용은 arXiv 프리프린트로도 게재됐다.

Semiconductor Engineering2026-11-02

SecDMP, 데이터 프리페처 보안 취약점 하드웨어로 차단

벨기에 KU 루벤과 프랑스 EURECOM 연구진이 데이터 메모리 의존형 프리페처(DMP)의 정보 유출을 막는 하드웨어 방어 기법 SecDMP를 발표했다. 연구팀은 RISC-V 프로세서에 오픈소스 DMP를 직접 구현해 기존 방어 기법이 일부 유출 유형을 막지 못한다는 점을 실증적으로 확인했다. SecDMP는 메모리에 비밀 데이터를 표시해 DMP가 이를 마이크로아키텍처에 인코딩하지 않도록 하면서도 공개 데이터 처리 성능은 유지한다. 연구팀은 SecDMP가 DMP를 적용하지 않은 기본 시나리오 대비 추가 유출을 일으키지 않음을 수학적으로 증명했다고 밝혔다. 해당 논문은 2026년 10월 arXiv에 공개됐다.

Semiconductor Engineering2026-11-02

UT오스틴 APPlace 공개, 아날로그 레이아웃 배치 알고리즘 개선

텍사스대학교 오스틴(UT Austin) 연구진이 아날로그 회로 레이아웃 자동화를 위한 배치 프레임워크 'APPlace'를 발표했다. 기존 분석적 배치 기법은 소자 좌표만 최적화하고 접속점(Access Point) 선택은 라우팅 단계에 맡겼지만, APPlace는 전역 배치 단계에서 소자 위치와 접속점 선택을 함께 최적화한 뒤 구조를 보존하는 레거라이제이션 단계를 적용한다. 4개의 실제 아날로그 벤치마크 실험에서 APPlace는 비슷한 레이아웃 면적 조건에서 기존 대표 기법들보다 우수한 포스트 레이아웃 성능을 보였다. 접속점 공동 최적화를 제거한 절제 실험에서는 OTA 벤치마크 기준 최대 13dB의 CMRR 손실과 비교기 지연 23% 증가가 나타났다. 해당 논문은 2026년 10월 arXiv에 공개됐다.

Semiconductor Engineering2026-11-02

Qwenputer, RISC-V CPU 가중치 내장해 Doom까지 구동

AI 엔지니어 디비안시 아그라왈이 개발한 Qwenputer는 Qwen 3.5 4B LLM에 32비트 RISC-V CPU를 직접 가중치 형태로 컴파일해 삽입한 실험적 프로젝트다. 이 CPU는 학습이 아닌 컴파일러가 모든 가중치를 계산해 만들어졌으며, 공식 riscv-tests를 통과하고 QEMU와 결과가 일치한다고 설명됐다. Qwen의 Gated DeltaNet 상태를 RAM처럼 활용해 외부 툴 호출 없이 C와 MicroPython 코드를 실행할 수 있고, 둠 게임 E1M1 맵도 구동한 사례가 공개됐다. 1,024개 슬롯에 최대 512개 파일을 저장하는 파일시스템도 추가돼 모델 크기가 커졌으며, 테스트에는 24GB 이상의 VRAM이 권장된다고 개발자는 밝혔다. 코드는 MIT 라이선스로 깃허브에, 모델은 허깅페이스에 공개됐다.

Tom's Hardware2026-11-02

시프트레프트 검증, 시스템 레벨로 확장 — AI는 보조 역할 그쳐

시놉시스, 하이브웨어, 실바코, 액시오마이즈 등 EDA·검증 업계 전문가들이 세미컨덕터 엔지니어링과의 대화에서 시프트레프트 전략이 검증을 넘어 시스템 레벨 검증으로 확장되고 있다고 밝혔다. 참석자들은 아키텍처·설계·소프트웨어·검증 조직이 분절된 워크플로우와 모델을 사용해 개별 컴포넌트는 검증됐음에도 버그가 빠져나가는 사례가 발생한다고 지적했다. 액시오마이즈의 애쉬시 다르바리는 소프트웨어를 개발 사이클에 통합해야 한다고 말했고, 시놉시스의 프랭크 쉬르마이스터는 전자기·열·기계 등 멀티피직스 요소도 함께 통합돼야 한다고 설명했다. 참석자들은 에이전틱 AI가 여러 분야 간 협업을 개선하고 병목을 찾아내며 툴 사용을 최적화할 수 있지만, 시뮬레이션과 에뮬레이션 같은 근본적인 공정을 대체할 수는 없다고 밝혔다.

Semiconductor Engineering2026-11-02

AI RTL 검증 실험, Arm 연구원이 밝힌 결함 탐지 한계

Arm의 시니어 검증 아키텍트 비카시 쿠마르는 AI 모델이 생성한 테스트벤치의 결함 탐지 능력을 독립적으로 검증했다. 그는 25개의 수작업 설계에 806개의 결함을 의도적으로 삽입한 뒤, Claude Opus 5·GPT-5.4·GLM-5.2 세 모델에게 스펙과 RTL을 주고 검증과 사인오프를 맡겼다. 그 결과 Claude Opus 5는 79.2%, GPT-5.4는 76.2%, GLM-5.2는 62.8%의 결함을 탐지했으며, 세 모델 모두 결함이 남은 상태에서도 자체적으로 검증 완료를 선언했다. ECC 메모리, GPIO, AXI DMA 설계에서 특히 높은 미탐지율이 나타났고, 동일 모델을 세 번 실행해도 결과가 매번 달랐다. 쿠마르는 검증 작업은 자동화할 수 있지만 그 책임은 자동화할 수 없다고 말했다.

Semiconductor Engineering2026-11-02