"3D-IC"
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지멘스 Innovator3D IC, 칩렛 신호무결성 시스템 검증 지원
AI·HPC용 반도체가 첨단 패키징 기반 칩렛 구조를 채택하면서, 신호 무결성 검증도 개별 부품 단위가 아니라 시스템 전체의 채널 분석으로 확장될 필요성이 커지고 있다. 지멘스는 이런 흐름에 맞춰 Innovator3D IC가 여러 검증 기술을 하나의 워크플로로 묶은 시스템 수준 환경을 제공한다고 밝혔다. 이 도구는 아키텍처 탐색, 전자기 추출, 채널 시뮬레이션, 프로토콜 준수 검증, 시스템 수준 사인오프까지를 하나의 흐름으로 지원한다.
지멘스, 3D-IC 설계에 AI 에이전트 — 물리 기반 검증으로 신뢰성 확보
반도체 설계는 트랜지스터와 배선, 타이밍, 열 분포 등 물리 법칙에 의해 결정되므로, AI 에이전트가 내놓은 결과도 물리 기반 EDA 엔진으로 매 단계마다 검증되어야 신뢰할 수 있다는 주장이 제기됐다. 지멘스는 여러 EDA 도구의 MCP 서버와 스킬 파일을 Fuse EDA AI Agent로 연결하고 Claude Code를 에이전틱 코딩 IDE로 활용해, 플로어플래닝부터 라이브러리 특성화, 전력 분석, 열 사인오프, 시스템 레벨 열 시뮬레이션, 파라시틱 추출, SPICE 시뮬레이션까지 9단계로 구성된 전기-열 워크플로우를 자동화했다. 이 워크플로우는 7개 지멘스 EDA 툴에 걸쳐 100~200회의 에이전트 턴을 거치며 12시간 이상 실행되고, 각 단계는 신호오프급 물리 기반 솔버로 검증된다. 사이클당 열전달계수, 전력 예산, 재료 적층 구성을 바꿔 200개에서 500개 이상의 설계 포인트를 평가할 수 있다.
Cadence, 3D-IC 열해석 AI솔버 DAIST로 178배 가속
Cadence Design Systems와 노터데임대학교 연구진이 이종 2.5D/3D-IC 패키지용 열해석 솔버 DAIST를 발표했다. DAIST는 전체 패키지 시뮬레이션을 블록 단위 서브도메인 문제로 분해하고, 각 서브도메인 솔버를 신경연산자로 대체한 뒤 경계면의 온도와 열유속을 반복 교환해 결합하는 방식이다. 이 구조는 다이 수나 토폴로지가 바뀔 때마다 전체 모델을 재학습해야 했던 기존 AI 서로게이트의 한계를 없애고, 블록 단위 모델을 새로운 패키지 조합에서도 재학습 없이 재사용할 수 있게 한다. 반복 횟수를 조정해 정확도와 실행시간을 조절할 수 있는 점도 특징이다. 멀티칩렛 시스템과 첨단 패키징 시스템 평가에서 기존 FEM 솔버보다 최대 178배 빠른 속도를 보였고, 평균 온도 오차는 각각 0.068%와 0.323%였다.
HBM 적층·3D-IC 확산에 발열이 설계 변수로 부상
Synopsys, Silvaco, Vinci, Keysight EDA, Siemens EDA의 전문가들이 설계자동화콘퍼런스(DAC)에서 전압, 타이밍, 저항, 전력, 온도를 함께 고려해야 하는 설계 복잡성을 논의했다. 패널은 전압을 낮추면 발열은 줄지만 타이밍과 성능이 저하되는 상충 관계가 있어 타이밍·열·전력 공급을 함께 최적화하는 루프가 필요하다고 지적했으며, 아직 이를 한 번에 처리하는 도구는 없다고 밝혔다. 전류가 흐르면 온도가 오르고 저항이 변하는 등 열과 전기적 특성이 서로 얽혀 있다는 점도 지적됐다. 패널은 하이브리드 본딩과 나노미터급 TSV 등의 발전에 힘입어 3D-IC가 결국 실현될 것이라고 전망했고, 스택형 인터쿨러나 유체 순환 같은 소재·냉각 기술에 대한 투자 필요성도 언급했다.
Siemens, 칩렛 설계 IP 데이터 관리 체계 제시
Siemens DISW 필진은 멀티칩렛 이종집적 설계에서 데이터 관리가 필수적이라고 설명했다. 다양한 출처의 설계 IP 관리, 리비전 관리와 이력 추적이 가능한 설계 계층 관리, 중앙 집중식 데이터 허브, 실시간 상태 추적 등 4가지 요소가 핵심이라고 밝혔다. 이는 시리즈의 네 번째 글로, 잘못된 버전 사용이나 ECO 누락이 제품 실패로 이어질 수 있다고 지적했다. Siemens의 Innovator3D IC 데이터 관리 소프트웨어가 리비전 관리와 접근 권한 관리 기반의 단일 정보원 역할을 지원한다고 소개했다.
EE타임스, PCB·패키지·3D-IC 설계 분석 웨비나 예고
EE Times가 2026년 10월 20일 PCB, 패키지, 3D-IC를 대상으로 한 전자설계 분석 웨비나를 개최한다고 예고했다. 웨비나는 태평양 표준시 오전 11시, 동부 표준시 오후 2시, 중앙유럽 표준시 오후 8시에 진행된다. 현대 전자기기가 소형화되면서 멀티기가비트급 데이터 전송과 고밀도 배선을 갖춘 PCB, 패키지, 3D-IC 설계가 늘고 있다는 배경이 소개됐다.
패키징·후공정UCLA, 3D-IC 벤치마크 공개 — 가상 칩렛으로 이종집적 설계 검증
UCLA 연구진이 2.5D/3D 이종집적 물리설계 연구를 위한 오픈소스 3D-IC 벤치마크 테스트케이스 스위트를 발표했다. 연구팀은 Soni, Jeong, Graening, Foo, Chen, Gupta 등이며 논문은 2026년 8월 arXiv에 게재됐다. 이 스위트는 컴퓨트, 메모리, I/O, 아날로그, 서브스트레이트 등 다양한 컴포넌트를 포괄하는 재사용 가능한 가상 칩렛 모델을 제공한다고 밝혔다. 해당 논문은 arXiv(DOI: 10.48550/arXiv.2608.25155)를 통해 확인할 수 있다.