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Cadence 디지털트윈, 소버린 AI 사이트 사전 검증
Semiconductor Engineering은 Cadence의 'Reality Digital Twin Platform'을 소개하는 이북 내용을 전했다. 이 플랫폼은 소버린 AI 인프라 배치 전에 전력, 냉각, 열 성능, 사이트 조건 등을 고정밀 디지털 모델로 평가할 수 있게 해준다. 기사에 소개된 한 사례에서는 검토 당시 문제없어 보였던 데이터홀도 누설과 냉각 장애 상황을 모델링하자 절반 이상의 캐비닛에서 과열이 발생했다. 이는 설계 자체가 아니라 설계에 깔린 가정이 실제 운영 조건과 달랐기 때문이라고 설명됐다. 이북은 소버린 제약 하에서 사이트 선정부터 배치 후까지 점검해야 할 체크리스트도 제시한다.
Cadence, OCP 칩렛 규격에 피지컬AI 안전요건 확장
Semiconductor Engineering이 11월 4일자 업계 블로그 모음을 공개했다. Cadence의 Mick Posner는 OCP의 파운데이션 칩렛 시스템 아키텍처에 실시간·안전 중시 물리 시스템 요건을 추가하는 피지컬 AI 서브프로젝트를 소개했다. Synopsys의 Charlie Matar는 설계 초점이 서버에서 랙 단위로 옮겨가며 실리콘 동작이 랙 전력·냉각 요건을 좌우하고, 랙 제약이 다시 칩·패키지 설계에 영향을 준다고 짚었다. Siemens의 Harry Foster는 SoC 동작에 영향을 주는 상호작용의 수와 다양성이 커지면서 검증 복잡성의 새로운 난제가 생기고 있다고 경고했다. Arm의 Zenon Xiu는 SME2의 쿼터타일·구조적 스파시티 명령어가 소형·양자화·희소 행렬 연산에 적합하다고 설명했으며, SEMI의 Sungho Yoon은 공정 소재 매출 증가와 신규 생산라인 증가를 웨이퍼 출하량 증가 전망의 요인으로 들었다.
시장·실적·공급망Cadence, 칩설계 AI모델 Maestro 공개 — EDA 자동화 가속
이 기사는 톰스하드웨어 프리미엄 구독자 전용 콘텐츠를 모은 주간 소식지다. Cadence는 자사 에이전틱 EDA 도구에 쓰이는 특화 LLM 모음 'Maestro'를 공개했고, 엔비디아 베라 CPU는 오라클 클라우드에서 NVL72 랙 구성 외에 단독 인스턴스로도 제공되기 시작했다. 앤트로픽의 IPO 관련 S1 서류에는 GPU·TPU 계약 규모와 컴퓨팅 자원이 고객 서비스보다 연구개발에 더 많이 쓰인다는 내용이 담겼다. PsiQuantum은 AI 데이터센터용 광 스위치 프로토타입을 공개했으며, TP-Link의 Wi-Fi 8 기기 미국 판매를 둘러싼 FCC와의 갈등도 함께 다뤄졌다.
Cadence Maestro 공개, 칩설계 AI 에이전트 전용 모델
Cadence가 칩 설계 에이전트에 특화한 AI 모델 포트폴리오 '마에스트로'를 공개했다. 범용 파운데이션 모델과 비교해 결과 품질을 최대 30% 개선하고 토큰 사용량을 최대 5배 줄였다고 밝혔다. 첫 모델은 2026년 4분기 중 일부 고객에게 얼리 액세스 형태로 제공되며, Cadence 클라우드·퍼블릭 클라우드·고객 자체 온프레미스 환경에서 구동할 수 있다. 고객은 자사의 설계 데이터와 워크플로를 활용해 모델을 추가 학습시킬 수 있으며, 엔비디아의 Nemotron 모델도 포함됐다. 경쟁사 시놉시스가 앞서 공개한 GPT-Synopsys는 OpenAI 인프라에서 구동되고 고객 데이터를 학습에 쓰지 않는다는 점에서 차이가 있다.
Pt-W 합금, 하이-NA EUV 마스크 흡수체 신소재로 연구
중국과학원, 지린대학교, 광학시스템첨단제조 국가핵심실험실, 중국과학원대학교 공동 연구진이 Pt-W 합금을 차세대 저굴절률(low-n) EUV 마스크 흡수체 소재로 평가한 논문을 발표했다. 연구는 이 합금 박막의 물성과 이미징 성능을 분석해 하이-NA EUV 마스크 흡수체로서의 적용 가능성을 살폈다. 해당 논문 'Evaluating an alternative Pt-W alloy as a low-n EUV mask absorber: Film properties and imaging performance'는 iScience에 2026년 8월 게재됐다.
마이크론, 4F² D램 포기 — 6F²·3D D램으로 전략 선회
마이크론 최고기술책임자(CTO) 스콧 디보어는 20년간 연구해온 4F² D램 셀 구조를 채택하지 않기로 했다고 밝혔다. 그는 D램 비트 밀도를 좌우하는 것은 트랜지스터 면적(4F² 대 6F²)이 아니라 커패시터 피치와 크기라며, 4F² 구조는 제조 복잡성과 비용만 늘린다고 설명했다. 대신 마이크론은 기존 6F² 구조를 유지하면서 커패시터 피치 축소, 첨단 리소그래피, 웨이퍼 본딩 등으로 D램 스케일링을 이어가고, 차세대 1δ 공정을 2027년 하반기 양산할 계획이라고 밝혔다. 장기적으로는 셀을 수직으로 쌓는 3D D램을 궁극적인 대안으로 제시했다. 삼성전자와 SK하이닉스는 TechInsights에 따르면 여전히 4F² D램을 로드맵에 두고 있다.
Cadence, 3D-IC 열해석 AI솔버 DAIST로 178배 가속
Cadence Design Systems와 노터데임대학교 연구진이 이종 2.5D/3D-IC 패키지용 열해석 솔버 DAIST를 발표했다. DAIST는 전체 패키지 시뮬레이션을 블록 단위 서브도메인 문제로 분해하고, 각 서브도메인 솔버를 신경연산자로 대체한 뒤 경계면의 온도와 열유속을 반복 교환해 결합하는 방식이다. 이 구조는 다이 수나 토폴로지가 바뀔 때마다 전체 모델을 재학습해야 했던 기존 AI 서로게이트의 한계를 없애고, 블록 단위 모델을 새로운 패키지 조합에서도 재학습 없이 재사용할 수 있게 한다. 반복 횟수를 조정해 정확도와 실행시간을 조절할 수 있는 점도 특징이다. 멀티칩렛 시스템과 첨단 패키징 시스템 평가에서 기존 FEM 솔버보다 최대 178배 빠른 속도를 보였고, 평균 온도 오차는 각각 0.068%와 0.323%였다.
Cadence, 칩렛 패키지 조기 분석 방법론 제시 — CoWoS 설계 대응
반도체 설계 솔루션 기업 Cadence가 칩렛 기반 첨단 패키지 설계를 조기에 반복적으로 최적화하는 방법론을 담은 백서를 공개했다. TSV, 웨이퍼레벨패키징(WLP), 3D 스태킹 등 다양한 패키징 기술이 'More than Moore' 전략의 핵심으로 부상하면서, HBM 통합과 신호 수 증가로 CoWoS-R·CoWoS-L 같은 패키지의 복잡도가 커지고 있다고 설명했다. 이로 인해 대규모 설계를 분석 툴로 가져와 재설계를 관리하는 기존 워크플로가 프로젝트 일정을 초과하는 경우가 생긴다고 지적했다. Cadence는 설계 환경에 내장된 인디자인 분석(IDA)과 확장 가능한 멀티피직스 시뮬레이션 엔진을 결합해 설계 주기를 단축하고 후반 단계의 오류 발생을 줄일 수 있다고 밝혔다.