"CFET"

imec·TU뮌헨 신규 논문, CFET·EUV 레지스트 등 공정 연구 공개

Semiconductor Engineering이 최근 라이브러리에 추가된 반도체 기술논문 목록을 정리해 소개했다. imec은 GPU 위에 3D로 적층되는 볼류메트릭 DRAM의 열설계 envelope을 분석했고, TU뮌헨·IIT 칸푸르는 멀티티어 CFET 구조의 자기발열과 기생효과를 연구했다. KU르벤·imec 등은 전자빔 및 EUV 리소그래피용 할로겐화 ZIF 레지스트의 톤 변환 현상을 다뤘고, 중국과학원 등은 저굴절률 EUV 마스크 흡수체로 Pt-W 합금을 평가했다. 그 외 저전압 슬로우라이트 실리콘 변조기, SPICE용 신경망 트랜지스터 모델링, 3D CiM 가속기의 보안 매핑 연구도 포함됐다.

SA-CFET 구조, 10Å 이하 CMOS 스케일링 대안으로 제시

반도체 엔지니어링 전문지는 GAA 나노시트 트랜지스터가 10Å 노드 이하에서 누설전류, 이동도 저하, 저항 증가, 제조 편차 등의 한계에 직면할 수 있다고 전했다. 이에 대한 대안으로 NMOS와 PMOS를 수직으로 쌓는 셀프얼라인 CFET(SA-CFET) 구조가 제시됐으며, 매립전원레일(SA-BPR), 콘택(SA-CT), 실리콘관통비아(SA-TSV) 등 세 가지 셀프얼라인 모듈이 적용됐다. Semiverse Solutions 팀은 SEMulator3D 디지털트윈 공정 모델링을 통해 이 구조로 6T SRAM 셀과 NOT·NAND·NOR 로직 표준셀을 구현할 수 있음을 확인했다고 밝혔다. 그 결과 SRAM 비트셀 면적은 0.0094㎛²로 N3 기술 대비 52.7%, 최신 A7 CFET 설계 대비 19% 줄었으며, 핵심 콘택 레이어 전반에서 최소 10nm의 오버레이 마진을 확보해 공정 안정성을 입증했다고 설명했다.

Advancing The CFET-Based Device Roadmap: Novel Integration Modules And Standard Cell Configurations

CFET·2D트랜지스터·HBM, 반도체 학술논문 무더기 공개

Semiconductor Engineering이 최근 추가된 반도체 기술 논문 목록을 공개했다. TU뮌헨 등은 A7 CFET와 A10 NSFET 기술을 셀 기생성분부터 칩 신뢰성까지 비교 평가했고, 카네기멜런대 등은 채널 길이 5nm 이하의 웨이퍼 규모 2D MoS₂ 트랜지스터 연구를 발표했다. 이 밖에도 미네소타대의 3D 이종집적 다중 kW 전력전달, 퍼듀대·UCLA의 TSV 구리 미세구조와 잔류응력 관계, 토론토대의 ECC 보호 GPU 대상 로우해머 공격, 위스콘신대의 RTL 트로이목마 탐지, 조지아텍·엔비디아·스탠퍼드의 HBM·호스트 메모리 동시 접근을 통한 LLM 추론 가속, UCLA의 상위 추상화 기반 칩 설계 에이전트 연구 등이 포함됐다.

TUM 등, A7 CFET·A10 나노시트 공정 기생특성 비교

뮌헨공대(TUM), 모데나·레조에밀리아대(UNIMORE), 어플라이드머티어리얼즈 연구진이 A7 CFET와 A10 나노시트 FET(NSFET) 기술을 비교한 논문을 발표했다. 연구진은 물리 기반의 열·노화 인식 시스템-기술 공동평가(STCO) 플로우를 제시해 두 기술의 셀 기생 저항·커패시턴스(RC)를 평가했다. 이 플로우는 보정된 소자 모델, 표준셀 생성, GDS-TCAD 변환 기반 3차원 기생 RC 추출, AI 가속기의 RTL-to-GDS 구현, 멀티피직스 열 해석, 바이어스 온도 불안정성(BTI) 노화 평가를 연결한다. 연구진은 두 기술에 동일한 소자 모델을 적용해 기생 RC와 설계 단계별 영향을 분리해 분석했다고 밝혔다. 논문은 2026년 9월 arXiv에 프리프린트로 게재됐다.