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Cadence, 칩설계 AI모델 Maestro 공개 — EDA 자동화 가속
이 기사는 톰스하드웨어 프리미엄 구독자 전용 콘텐츠를 모은 주간 소식지다. Cadence는 자사 에이전틱 EDA 도구에 쓰이는 특화 LLM 모음 'Maestro'를 공개했고, 엔비디아 베라 CPU는 오라클 클라우드에서 NVL72 랙 구성 외에 단독 인스턴스로도 제공되기 시작했다. 앤트로픽의 IPO 관련 S1 서류에는 GPU·TPU 계약 규모와 컴퓨팅 자원이 고객 서비스보다 연구개발에 더 많이 쓰인다는 내용이 담겼다. PsiQuantum은 AI 데이터센터용 광 스위치 프로토타입을 공개했으며, TP-Link의 Wi-Fi 8 기기 미국 판매를 둘러싼 FCC와의 갈등도 함께 다뤄졌다.
Cadence Maestro 공개, 칩설계 AI 에이전트 전용 모델
Cadence가 칩 설계 에이전트에 특화한 AI 모델 포트폴리오 '마에스트로'를 공개했다. 범용 파운데이션 모델과 비교해 결과 품질을 최대 30% 개선하고 토큰 사용량을 최대 5배 줄였다고 밝혔다. 첫 모델은 2026년 4분기 중 일부 고객에게 얼리 액세스 형태로 제공되며, Cadence 클라우드·퍼블릭 클라우드·고객 자체 온프레미스 환경에서 구동할 수 있다. 고객은 자사의 설계 데이터와 워크플로를 활용해 모델을 추가 학습시킬 수 있으며, 엔비디아의 Nemotron 모델도 포함됐다. 경쟁사 시놉시스가 앞서 공개한 GPT-Synopsys는 OpenAI 인프라에서 구동되고 고객 데이터를 학습에 쓰지 않는다는 점에서 차이가 있다.
Cadence, 3D-IC 열해석 AI솔버 DAIST로 178배 가속
Cadence Design Systems와 노터데임대학교 연구진이 이종 2.5D/3D-IC 패키지용 열해석 솔버 DAIST를 발표했다. DAIST는 전체 패키지 시뮬레이션을 블록 단위 서브도메인 문제로 분해하고, 각 서브도메인 솔버를 신경연산자로 대체한 뒤 경계면의 온도와 열유속을 반복 교환해 결합하는 방식이다. 이 구조는 다이 수나 토폴로지가 바뀔 때마다 전체 모델을 재학습해야 했던 기존 AI 서로게이트의 한계를 없애고, 블록 단위 모델을 새로운 패키지 조합에서도 재학습 없이 재사용할 수 있게 한다. 반복 횟수를 조정해 정확도와 실행시간을 조절할 수 있는 점도 특징이다. 멀티칩렛 시스템과 첨단 패키징 시스템 평가에서 기존 FEM 솔버보다 최대 178배 빠른 속도를 보였고, 평균 온도 오차는 각각 0.068%와 0.323%였다.
Cadence, 칩렛 패키지 조기 분석 방법론 제시 — CoWoS 설계 대응
반도체 설계 솔루션 기업 Cadence가 칩렛 기반 첨단 패키지 설계를 조기에 반복적으로 최적화하는 방법론을 담은 백서를 공개했다. TSV, 웨이퍼레벨패키징(WLP), 3D 스태킹 등 다양한 패키징 기술이 'More than Moore' 전략의 핵심으로 부상하면서, HBM 통합과 신호 수 증가로 CoWoS-R·CoWoS-L 같은 패키지의 복잡도가 커지고 있다고 설명했다. 이로 인해 대규모 설계를 분석 툴로 가져와 재설계를 관리하는 기존 워크플로가 프로젝트 일정을 초과하는 경우가 생긴다고 지적했다. Cadence는 설계 환경에 내장된 인디자인 분석(IDA)과 확장 가능한 멀티피직스 시뮬레이션 엔진을 결합해 설계 주기를 단축하고 후반 단계의 오류 발생을 줄일 수 있다고 밝혔다.
AI 추론 시대, 케이던스 LPDDR 메모리 IP 부각
반도체 업계가 모델 학습 중심의 대규모 설비투자 단계를 지나 AI 인프라를 실제로 활용하고 수익화하는 단계로 넘어가고 있다고 소개됐다. AI 추론이 컴퓨팅의 주된 워크로드로 부상하면서 데이터 이동을 처리할 새로운 메모리 솔루션이 필요하다는 점이 언급됐다. 이런 흐름을 업계에서는 '추론 슈퍼사이클'이라 부른다고 전했다. 기사는 케이던스의 LPDDR 메모리 IP 솔루션을 소개하는 외부 링크로 연결된다.