"GAAFET"
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반도체 기술논문 모음, GAAFET 누설·HBM2 전력 연구 공개
Semiconductor Engineering이 최신 반도체 기술 논문 목록을 정리해 공개했다. 아르곤 국립연구소와 UIUC는 칩·스케일업·스케일아웃 전반의 이종 시스템 설계에 에이전틱 AI를 적용한 연구를 내놨고, 샌디아 국립연구소와 룩셈부르크과학기술연구소는 GAAFET의 새로운 누설 경로를 예측 시뮬레이션으로 밝혔다. UC버클리·삼성전자·인텔은 나노전자기계식 게인셀 eDRAM을, 케이던스와 노터데임대는 3D-IC 열 모델링을 위한 AI 가속 반복 솔버를 제시했다. ETH취리히와 뉴욕대는 실제 HBM2 D램 칩을 이용한 전력 소비 분석 모델링 연구를, 컬럼비아대·구글딥마인드·구글은 에이전틱 시스템을 위한 EDA 인프라 재설계를 다뤘다.
파운드리·공정GAAFET 누설전류 경로 규명, 첨단 공정 신뢰성 과제로
미국 샌디아국립연구소와 룩셈부르크 과학기술연구소(LIST) 연구진이 GAAFET(Gate-All-Around FET)의 새로운 누설 경로를 규명한 기술 논문을 발표했다. GAAFET은 FinFET의 후속 구조로 첨단 공정 스케일링의 핵심으로 꼽히지만, 게이트 전압이 음의 방향으로 커질수록 드레인 전류가 열이온 방출 거동에서 벗어나 증가하는 현상이 측정에서 확인됐다. 연구진은 이 현상이 고유전율(high-k) 절연막을 통한 게이트-드레인 직접 터널링과 드레인 유도 유전체 장벽 저하(DIDBL)에 기인한다고 설명했다. 이를 규명하기 위해 Contact Block Reduction(CBR) 기법에 기반한 전하 자기일관적 비평형 그린함수(NEGF) 시뮬레이션을 사용해 누설 경로를 공간적으로 분석했다.
반도체 기술논문 모음, GAAFET·DRAM·보안 연구 총정리
Semiconductor Engineering이 최근 공개된 반도체 분야 기술논문들을 정리해 소개했다. HUST, 홍콩이공대, UC 산타바바라, 싱가포르국립대 연구진은 산소를 도핑한 WSe₂ 단일층 기반 p형 트랜지스터의 낮은 접촉저항과 높은 전류밀도를 보고했다. UC 산타크루즈는 2nm GAAFET 후면전력배선(BSPDN) 기술의 백사이드 클럭 메시 설계 공간을 탐구했고, 시러큐스대·FAU 에를랑겐뉘른베르크·드레스덴공대는 DRAM 내 행 병렬 연산 기법 RAPID를 제시했다. 이 외에 UC 버클리와 FuriosaAI는 대형언어모델 서빙용 고대역 플래시 특성을, 조지아텍 등은 CAN XL 통신규격의 정형 보안분석을, 인피니언과 뮌헨공대는 물리 소자에서 RTL 모델로의 추상화·검증 방법론을 각각 다뤘다.
설계·EDA·IPUCSC 백사이드 클럭 메시, 2나노 GAAFET 스큐·전력 줄여
캘리포니아대 산타크루즈(UCSC) 연구진이 2nm GAAFET 후면전력공급(BSPDN) 기술을 대상으로 백사이드 클럭 메시의 설계공간을 탐구한 논문을 발표했다. 백사이드 전력 공급은 웨이퍼 뒷면에 두껍고 저저항인 금속층을 추가하는데, 전력 그리드가 이를 모두 사용하지 않아 남는 공간이 생긴다는 점에 착안했다. 플립플롭은 여전히 전면에 있어 백사이드 메시가 이를 직접 구동할 수 없고, 모든 연결은 실리콘관통전극(TSV)을 거친다. 연구팀은 OpenROAD 툴을 이용해 2nm 나노시트 기술인 GT2N 상에서 백사이드 클럭 메시를 구현, 이 분야 최초의 설계공간 탐색 결과를 제시했다.
