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설계·EDA·IP
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SignatureIP, 칩렛 검증에 에뮬레이션·FPGA 병행 필요성 제기
SignatureIP의 CEO 푸르나 모한티는 멀티다이(칩렛) 설계 검증이 기존 시뮬레이션만으로는 부족해졌다고 밝혔다. 그는 시뮬레이션과 에뮬레이션, FPGA 프로토타이핑을 함께 활용해야 시스템 전체 동작을 확인할 수 있다고 설명했다. 칩렛 구조와 공유 메모리 자원이 검증을 복잡하게 만들고, 여러 종류의 I/O 버전 관리도 어려움으로 지적됐다. 또한 하드웨어 가속 툴이 실제 설계와 다른 속도로 동작할 때 발생하는 문제도 엔지니어링 팀이 겪는 과제로 언급됐다.
SignatureIP, 칩렛·AI SoC용 NoC 인터커넥트 IP 공개
이 백서는 AI, 자동차, 칩렛 기반 SoC가 기존 공유 버스·크로스바 인터커넥트의 한계를 넘어서고 있다고 설명한다. AI 가속기 워크로드는 브로드캐스트 스누프 방식이 무너지는 수준의 에이전트 수에서 이기종 코히런시를 요구하며, 자동차 ADAS·EV 플랫폼은 ISO 26262 ASIL-D 안전 메커니즘이 인터커넥트에 내장돼야 한다고 지적한다. UCIe 2.0 기반 칩렛 분리는 다이 경계를 넘는 코히런시를 필요로 하고, 3nm·2nm 공정에서는 크로스바 중재 경로의 타이밍 클로징이 어려워지고 있다고 밝혔다. 백서는 이에 대한 대안으로 패킷 스위치 방식 NoC와 디렉토리 기반 코히런시를 제시하고, C-NOC·NC-NOC·AXI2CHI·CHI2AXI·ATC·Proxy Cache·Ethernet·Inoculator로 구성된 SignatureIP 서브시스템 IP 포트폴리오를 소개했다.