"Synopsys"
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시높시스, 에이전틱 AI 신뢰성 논의 — 칩설계 자동화 관점
시높시스가 AI Infra Summit 인터뷰에서 에이전틱 AI와 자율 엔지니어링을 주제로 의견을 밝혔다. 칩 설계와 시뮬레이션은 정밀성과 재현성, 검증 가능한 결과를 요구하는 분야여서 엔지니어가 AI 결과를 얼마나 신뢰할 수 있는지가 핵심 질문으로 제기됐다. 시높시스는 신뢰성의 근거가 거대언어모델(LLM) 자체는 아니라는 점을 설명했다고 전해졌다.
오픈AI·시놉시스, GPT-Synopsys로 반도체 설계 자동화 추진
오픈AI와 시놉시스가 2026년 9월30일 다년간 협약을 맺고 반도체 설계 전용 모델 'GPT-Synopsys'를 공동 개발하기로 했다. 이 모델은 오픈AI가 호스팅하는 인프라에서 구동되며 시놉시스의 EDA 툴을 직접 조작해 PPA 최적화, 타이밍, 검증 작업을 에이전트가 수행하고 엔지니어가 결과를 검토하는 방식으로 설계된다. 시놉시스는 앞서 9월28일 장기 작업을 수행하는 에이전트 포트폴리오 '오토파일럿'과 '에이전트엔지니어'를 공개했으며 2026년 하반기 출시를 예정하고 있다. 오픈AI는 브로드컴과 협력한 추론 가속기 '할라피뇨' 설계 과정에도 자사 AI 모델을 활용한 바 있다. 양사는 구체적인 출시일과 가격 구조는 공개하지 않았다.
시높시스, EDA에 에이전틱 AI 결합 — IC설계 자동화 확장
EE Times는 시높시스가 'GPT-Synopsys'라는 이름으로 IC 설계용 EDA 도구에 에이전틱 AI를 결합했다고 전했다. 기사에 따르면 그동안 EDA 도구에 적용된 AI는 EDA 업체와 파운드리가 자체 개발한 모델이 대부분이었다. 반면 칩 설계 워크플로에서 에이전틱 AI 기술은 범용 AI 모델을 EDA 도구와 연결하는 방식으로 쓰이고 있다고 설명했다.
아마존, 시높시스와 IP 라이선스 계약 — AI 칩 설계 가속
아마존과 반도체 설계 도구 업체 시높시스가 10억 달러 이상 규모로 알려진 다년 계약을 맺고 AI 칩 설계 협력을 강화한다고 발표했다. 아마존은 시높시스의 IP 라이선스를 확대하고 AI 칩과 에이전틱 AI 기술 개발에 시높시스의 전자설계자동화(EDA) 소프트웨어 활용을 늘린다. 시높시스는 자사의 멀티피직스 솔루션을 아마존의 트레이니움·그래비톤 칩에 맞춰 최적화하고, AWS 클라우드 서비스를 도입하며 아마존 베드록으로 자체 AI 애플리케이션을 개발한다. 이번 IP 계약은 라이선스에 로열티를 더한 방식이어서 생산량이 늘어나면 시높시스의 로열티 수익도 함께 커질 수 있는 구조다.
설계·EDA·IP시놉시스 오토파일럿 공개, 검증·설계 자동화 에이전트 6종
시놉시스가 검증, 시스템 검증, 구현, 아날로그·혼성신호(AMS) 설계, 제조, 시뮬레이션·분석 등 6개 영역을 다루는 에이전트 포트폴리오 '에이전트엔지니어'를 새 오토파일럿 플랫폼 기반으로 공개했다. 회사에 따르면 50개 이상의 고객 참여가 진행 중이며, 정식 출시는 2026년 말로 예정돼 있다. 플랫폼은 목표를 지향하는 장기추론(long-horizon) 에이전트가 특정 작업을 수행하는 과제 에이전트를 조율하고, 과제 에이전트는 실제 작업을 실행하는 툴 계층을 활용하는 3단계 구조로 구성된다. 시놉시스 최고제품관리책임자 라비 수브라마니안은 이 기술이 기업들의 AI 보조 설계에서 자율 엔지니어링으로의 전환을 가속화한다고 말했다. 회사는 에이전트가 자율적으로 동작한다고 설명하면서도, 승인 체크포인트는 여전히 사람이 담당한다고 밝혔다.
설계·EDA·IPSynopsys, 물리적 AI 보안은 실리콘 신뢰 근간부터
Synopsys의 데이나 노이슈타터와 일리야 톨친스키는 자율주행차, 산업로봇, 드론 등 물리적 AI 시스템이 인식·판단·행동 전 과정에서 정확성과 신뢰성을 갖춰야 한다고 밝혔다. 이들은 학습 데이터 오염, 카메라·라이다 등 센서 왜곡·조작, 하드웨어 루트 오브 트러스트 결함, 펌웨어 업데이트 경로의 취약점 등이 물리적 AI의 주요 위험 요소라고 설명했다. 에이전틱 AI 확산으로 시스템이 실시간으로 행동을 조정함에 따라 공격 표면이 넓어져 배포 전 일회성 검증이 아닌 지속적인 런타임 검증이 필요하다고 지적했다. 이들은 신뢰가 응용 계층에만 국한되지 않고 실리콘부터 소프트웨어, 전체 시스템에 걸쳐 설계돼야 하며, 보안과 안전을 분리할 수 없는 요소로 다뤄야 한다고 강조했다.
M3D 6T SRAM, 2nm 셀면적 25% 절감 — BEOL 패스게이트 적용
조지아공과대학교와 시높시스 연구진이 2nm 노드를 겨냥한 모놀리식 3D(M3D) 6T SRAM 관련 논문을 발표했다. 이 셀 구조는 후공정(BEOL) IGO 패스게이트와 전실리콘 나노시트 래치, 매립형 전원 레일, 루테늄(Ru) 배선을 결합한 것이 특징이다. 연구진은 고성능 실리콘 기준 셀 대비 면적을 25% 줄였고, 서브어레이 단위에서 쓰기 지연을 42.2% 감소시켰다고 밝혔다. 해당 논문은 2026년 8월 arXiv를 통해 공개됐다.
