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UCIe·칩렛 개방형 표준, AI 인프라 설계 유연성 좌우
반도체 업계 매체 Semiconductor Engineering은 AI 학습과 추론이 메모리·연결·패키징에 서로 다른 요구를 갖기 때문에 단일 아키텍처로는 모든 워크로드에 대응하기 어렵다고 설명했다. 이에 따라 UCIe 같은 개방형 표준이 다이 간 연결을 표준화해 칩렛 기반 설계에서 서로 다른 공급사·파운드리의 기능을 한 패키지에 통합할 수 있게 해준다고 전했다. 또한 PCIe, CXL, UALink, 이더넷, 224G SerDes 등 서로 다른 연결 기술과 HBM4E, LPDDR6 같은 메모리가 시스템 내 각기 다른 역할을 맡는다고 설명했다. 기사는 이러한 개방형 인터페이스와 상호운용성이 향후 워크로드 변화에 대응할 설계 유연성을 제공한다고 밝혔다.
UCIe·GDDR7·AI테스트, 반도체 업계 블로그 리뷰 종합
Semiconductor Engineering이 10월 14일자 블로그 리뷰에서 업계 주요 기고를 정리했다. 지멘스는 UALink를 UCIe 3.0 위에서 구현해 인터페이스·폼팩터·흐름 제어를 표준화함으로써 AI 시스템의 벤더 간 상호운용성을 높이는 방안을 소개했다. 케이던스는 GDDR7 표준의 채널 동작, 인코딩·시그널링, 커맨드·클럭 모델, 보호 메커니즘 등 핵심 특징을 다뤘다. 온토이노베이션은 검사와 계측을 상호 보완적으로 활용해 더 작은 결함을 찾는 방법을, 노드슨은 최적화된 플라즈마 공정으로 표면 거칠기와 활성화를 개선하는 방법을 설명했다. 테라다인과 어드반테스트는 각각 AI·데이터센터용 디바이스의 실사용 조건 테스트와 차세대 업계 리더십 변화를 주제로 다뤘다.
설계·EDA·IPPCIe 오버 UCIe, 칩렛 경계 전력·리셋 검증 쟁점
칩렛 기반 설계에서는 UCIe 3.0을 통해 PCIe 8.0 트래픽이 다이 경계를 넘어 전달되는데, PCIe와 UCIe가 각각 독립된 링크 상태머신·전력관리·리셋·복구 절차를 갖고 있어 이를 하나의 시스템으로 조율해야 하는 문제가 발생한다. 저전력 진입이나 리셋 요청 시 UCIe 스택이 상대 다이와 조율하며 트래픽을 멈추고 완료를 보고해야 하는데, 타이밍이나 상태 보고가 어긋나면 완료 타임아웃, 트래픽 손실, 비규격 동작이 생길 수 있다. 이런 오류는 PCIe나 UCIe 각각의 단독 검증으로는 원인을 특정하기 어렵다. Siemens의 Avery PCIe·UCIe VIP는 양쪽 다이와 경계를 포괄하는 프로토콜 인지형 검증 환경을 제공해 전력관리, 리셋, 복구, 트랜잭션 순서, 오류 처리, 계층 간 디버그를 실리콘 제작 전에 검증할 수 있게 한다고 설명한다.
PCIe 8.0, UCIe 3.0으로 칩렛 결합 — 다이 간 통신 표준화
반도체 업계는 모놀리식 SoC에서 칩렛 기반 설계로 전환하고 있으며, 이 흐름 속에서도 PCIe의 활용 가치는 여전히 높다고 평가된다. 다만 기존 PCIe 구현은 보드 단위 통신을 전제로 설계돼 짧은 거리의 패키지 내 통신에는 적합하지 않다는 지적이 나온다. UCIe는 패키지 내 다이 간 통신을 표준화해 PCIe 트래픽이 칩렛 경계를 넘나들며 상호운용되도록 지원한다. PCIe 8.0에 이 방식을 적용하면 전송 효율이 개선되고 모듈성과 확장성이 강화돼 AI, HPC, 이기종 컴퓨팅 시스템에 활용될 수 있다는 설명이다.
UCIe, CHI C2C 코히런시 메시지 다이 간 전송 담당
이 글은 칩렛 기반 시스템에서 온칩 캐시 코히런시 프로토콜인 AMBA CHI를 다이 간 통신으로 확장하는 CHI Chip-to-Chip(C2C)과, 이를 실제로 전송하는 계층인 UCIe의 관계를 설명한다. CHI C2C는 코히런트 메시지의 구조와 관리 방식을 정의하지만, 다이 간 메시지 전달은 UCIe의 전송 계층에 의존한다. UCIe는 프로토콜·어댑터·PHY로 이뤄진 계층 구조와 PCIe, CXL, 스트리밍 등 다중 프로토콜 지원을 통해 고대역폭·저지연 통신을 제공한다. 저자는 UCIe가 CHI 등 기존 프로토콜을 대체하는 것이 아니라 멀티다이 환경에서 이를 구동시키는 역할을 한다고 설명하며, 계층 간 상호작용과 코히런시 정확성 검증이 새로운 과제로 떠오른다고 밝혔다.