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시높시스, 삼성 2나노 공정 적용해 AI칩 설계 면적 22% 감소…한국 생태계 전방위 협력 확대

사진 İsmail Enes Ayhan / Unsplash

시높시스가 '시높시스 컨버지 코리아 2026'에서 삼성전자 SF2P(2나노) 공정과 자사 퓨전 컴파일러 툴을 결합해 NPU 다이 면적을 22% 줄인 성과를 공개했다. 이는 삼성 파운드리의 DTCO 기술을 설계 솔루션에 내재화한 결과로, 회사는 메모리 중심이던 한국 사업을 삼성 파운드리 선단 공정과 리벨리온·퓨리오사AI 등 국내 AI 반도체 팹리스로 확대할 계획이라고 밝혔다. 아울러 앤시스 인수 이후 처음으로 다중 물리 해석 기반 3D-IC 패키징 솔루션을 국내에 선보이며, 통합 라이선스 비용 인상 계획은 없다고 밝혔다.

#시높시스#삼성전자#2나노#DTCO#NPU#3D-IC#앤시스
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