"본딩"
용어
뉴스
마이크론 D램 로드맵, 4F2 포기하고 웨이퍼본딩·3D D램 택해
마이크론이 향후 D램과 낸드 로드맵을 공개하며, 경쟁사인 CXMT·삼성전자·SK하이닉스와 달리 4F2 셀 기반 D램 개발 계획을 접고 6F2 셀 기반 공정을 이어가기로 했다고 밝혔다. 회사는 차세대 1δ(1-델타) 공정을 2027년 하반기 양산할 예정이며, 이후 웨이퍼 본딩을 적용하는 1ε 공정과 하이-NA EUV 리소그래피를 도입하는 ζÅ 공정, 신소재를 활용하는 ηÅ 공정을 순차적으로 개발하고 있다고 설명했다. 이와 병행해 3D1, 3D2로 불리는 3D D램 두 세대도 개발 중이며, 기존 평면 D램과 비용·성능 면에서 경쟁력을 갖출 때 도입할 계획이라고 밝혔다. 마이크론은 또한 HBM4E, HBM5, HBM5E와 수직 구조의 vHBM, vEIM 등 AI 워크로드에 맞춘 커스텀 메모리 제품 포트폴리오를 확대할 계획이라고 전했다.
PI 마그레브 스테이지, EUV서 하이브리드 본딩으로 확장
EUV 노광장비 등에 쓰이던 자기부상(마그레브) 스테이지 기술이 첨단 패키징용 하이브리드 본딩 장비에도 적용되고 있다. 칩 간 연결 간격이 미세해지면서 후공정에도 전공정 수준의 초정밀 제어 기술이 필요해졌기 때문이다. 독일 정밀 모션제어 업체 PI는 미국 샌프란시스코에서 열린 세미콘 웨스트 2026에서 6-자유도(6-DOF) 마그레브 스테이지를 시연했다. 이 장치는 웨이퍼나 반도체 다이가 놓이는 스테이지를 자기력으로 공중에 띄워 앞뒤·좌우·위아래 이동과 세 축을 중심으로 한 회전을 정밀하게 제어한다.
파인텍, 삼성디스플레이 베트남에 OLED 본딩장비 공급 — IT 패널 수요
파인텍이 삼성디스플레이 베트남 법인에 OLED 제조장비(본딩장비)를 100억원 규모로 공급하는 계약을 체결했다. 지난 7월 체결한 195억원 규모 계약에 이은 추가 수주다. 이번 계약을 포함해 올해 누적 수주액은 약 370억원으로, 지난해 매출의 80%에 해당한다고 파인텍은 밝혔다. 수주 물량은 하반기부터 순차적으로 매출에 반영될 예정이다. 공급 장비는 패널과 부품을 정밀하게 접합하는 본딩 공정용으로, 노트북·태블릿 등 IT 제품에서 OLED 채택이 늘면서 관련 장비 수요도 커지고 있다.
메모리(DRAM·NAND·HBM)마이크론 1ε D램, 웨이퍼본딩 첫 적용 — EUV는 이후 세대로
마이크론이 4F2 셀 설계를 로드맵에서 제외하고, D램 미세화를 위한 새로운 방식을 도입한다고 밝혔다. 현재 양산 중인 1감마(1γ) 이후 2027년 하반기 양산 예정인 1델타(1δ)에 이어, 1엡실론(1ε) 공정부터 웨이퍼 본딩을 적용하고, 이후 세대인 제타옹스트롬(ζÅ)에는 하이-NA EUV 노광을, 에타옹스트롬(ηÅ)에는 신소재를 도입할 계획이다. 회사는 뉴욕 알바니 나노테크와 협력해 향후 5~10년간 쓰일 하이-NA EUV 기반 D램 공정을 개발 중이며, 3D D램(3D1, 3D2)도 로드맵에 올려두고 비용·성능 면에서 유리한 시점에 도입하기로 했다. 아울러 프로세서 위에 직접 적층하는 수직형 HBM(vHBM)과 수직형 엣지 추론 메모리(vEIM) 등 신규 메모리도 함께 개발하고 있다.
마이크론 차세대 G11 낸드, 웨이퍼 본딩으로 400단 돌파
마이크론이 2027년 하반기 양산을 목표로 차세대 3D 낸드 G11을 개발 중이라고 밝혔다. G11은 기존 G9 세대 대비 비트 밀도를 두 배로 높이고 입출력 성능을 최대 50% 향상시키며 전력 소비를 줄이는 것이 목표다. 이를 위해 YMTC가 앞서 적용한 웨이퍼-온-웨이퍼 본딩 기술을 도입해 메모리 셀 어레이와 주변 로직을 별도 공정으로 제작한 뒤 결합하는 방식을 택했다. 또한 활성 워드라인 수는 공개하지 않았지만 400단 이상의 적층과 업계 최고 수준의 셀 피치를 적용할 계획이다. 마이크론은 G11 이후에도 신소재와 고밀도 셀 구조 개발을 통해 적층 수 증가와 셀 치수 축소를 병행하는 방향으로 낸드 스케일링을 이어갈 것이라고 설명했다.
마이크론, D램 4F² 구조 포기 — 웨이퍼 본딩·3D 적층 택일
마이크론 테크놀로지가 차세대 D램 미세화의 핵심으로 꼽히던 4F²(4F 스퀘어) 셀 구조 도입을 공식 포기했다고 밝혔다. 마이크론은 10월 21일(현지시간) 기술 웨비나에서 기존 6F² 구조를 연장하는 대신 웨이퍼 본딩과 3차원(3D) 적층 기술로 이어지는 향후 10년간의 메모리 개발 로드맵을 공개했다. 이는 4F² 구조 도입을 추진해온 경쟁사들과는 다른 기술 경로를 택한 것이다. 전자신문이 단독 보도했다.
ASML, D2W 하이브리드 본딩 장비 개발 — Besi 로직 사업 위협
SemiAnalysis는 ASML이 아직 공식 발표하지 않았지만 특허 출원, The Elec 보도, 자체 로드맵을 근거로 다이투웨이퍼(D2W) 하이브리드 본딩 장비를 개발 중이라고 분석했다. 해당 장비는 트랙 기반 구조로, 다이가 독립된 홀더에 실려 검사·세정·플라즈마 활성화·계측 스테이션을 거친 뒤 본딩 스테이션에서 웨이퍼와 결합된다. The Elec은 ASML이 프로드라이브 테크놀로지스, VDL ETG와 함께 아키텍처 설계를 시작했다고 보도했다. SemiAnalysis는 ASML이 리소그래피에서 쌓은 정렬 정확도와 파티클 제어 역량을 바탕으로 최선단 로직 분야에서 먼저 채택될 것으로 보이며, 이는 TSMC와 인텔에 집중된 Besi의 로직 본딩 사업에 영향을 줄 수 있다고 전망했다.
쿨스, HBM3E 패키징 본딩 속도 개선 기술 선보여
반도체 접합·열제어 기술기업 쿨스가 11월 4일 부산에서 열리는 국제 마이크로전자 패키징 심포지엄(ISMP 2026)에서 고대역폭메모리(HBM)와 광공동패키징(CPO)에 적용할 접합 기술을 발표할 예정이라고 밝혔다. 쿨스는 자체 시험에서 HBM3E 칩의 열압착 본딩 사이클을 7.0초에서 3.4초로 51% 단축했다고 설명했다. 회사는 이 수치가 특정 시험 조건에서 얻은 자체 측정값이며, 양산 공정 전체의 성능 개선을 입증한 것은 아니라고 덧붙였다.