Semiconductor Engineering은 실리콘 MOSFET, IGBT, SiC MOSFET, GaN HEMT 중 어떤 전력 트랜지스터가 우수한지는 기술 자체보다 응용 조건에 따라 달라진다고 분석했다. 버스 전압, 전류 프로파일, 스위칭 주파수, 허용 온도 상승, 제어 전략, 커뮤테이션 거동, PCB 파라시틱, 시스템 비용 목표가 선택을 좌우하는 요소로 제시됐다. 하드 스위칭 구조에서는 턴온 손실과 커뮤테이션 거동이, 소프트 스위칭 구조에서는 커뮤테이션할 전하량과 가용 전류, 소프트 스위칭 유지 능력이 중요하다고 설명했다. PFC, 공진형 변환, 동기 정류, 모터 드라이브 등 응용 사례에서는 소자 손실이 적다고 항상 최적 결과로 이어지지 않으며 열 여유·보드 설계·제어 방식·시스템 총비용이 함께 영향을 미친다고 덧붙였다. 단순 소자 교체로 해결되는 경우와 토폴로지 변경 또는 하이브리드 구현이 더 효과적인 경우도 구분해 제시했다.

Semiconductor Engineering2026-11-04영문 원문

파운드리·공정

IBS, 0.7nm급 모듈형 트랜지스터 개발 — 2차원 반도체 공정 혁신

IBS 조문호 반데르발스 양자 물질 연구단장 연구팀이 2차원 반도체를 구성하는 원자를 선택적으로 치환해 하나의 박막에 반도체·절연체·준금속 영역을 구현하는 0.7nm급 모듈형 트랜지스터 제작 기술을 개발했다. 연구진은 p형 반도체인 이셀레늄화텅스텐을 이용해 셀레늄 원자층만 선택적으로 바꾸는 방식으로 반도체·절연막·전극 접합층을 한 박막에 구현했다. 금속-반도체 접합의 에너지 장벽은 35.5meV로 낮아졌고, 스위칭 성능을 나타내는 게이트 전압 변화량은 61.3밀리볼트로 상온 이론적 최솟값에 근접했다. 온오프 전류 비율은 1000만 배 이상이며, 절연막의 등가산화막두께는 1나노미터 미만을 달성했다. 연구 결과는 16일 국제학술지 '사이언스'에 게재됐다.

ZDNet Korea2026-10-15

파운드리·공정

WSe2 단일층 트랜지스터, 접촉저항 낮춰 CMOS 확장 가능성

화중과기대, 홍콩이공대, UC산타바바라, 싱가포르국립대 공동 연구팀이 산소 도핑된 WSe2 단일층 기반 p형 트랜지스터에 관한 논문을 Nature Communications에 발표했다. 연구팀은 금속 증착 시 발생하는 금속유도갭상태(MIGS)와 불충분한 도핑으로 인한 높은 접촉저항 문제를 산소 p도핑으로 해결, 탄도(ballistic) 수송 특성을 가진 고성능 p형 트랜지스터를 구현했다고 밝혔다. 이는 실리콘을 넘어서는 2D 반도체를 서브 1나노 수준 CMOS 공정에 적용하기 위한 연구로 제시됐다.

Semiconductor Engineering2026-10-05영문 원문

설계·EDA·IP

인피니언·TU뮌헨, 트랜지스터부터 RTL까지 설계 추상화 논문 공개

인피니언 테크놀로지스와 뮌헨공과대학교 연구진이 'From Physical Devices to RTL Models: Abstraction and Validation in Hardware Engineering'라는 제목의 기술 논문을 발표했다. 이 논문은 하드웨어 공학 모델의 핵심 특징이 추상화라는 점을 제시하며, 추상화가 세부사항을 생략하는 대신 복잡성 관리와 설계 생산성 향상에 기여한다고 설명한다. 논문은 집중 모델, 값-이산 모델, 시간-이산 모델 등 디지털 설계에서 쓰이는 다양한 추상화 기법을 다루며, 이를 트랜지스터·게이트·레지스터·전달함수 같은 사전 군집화된 설계 요소 및 게이트 레벨 같은 추상화 단계와 연결한다. 해당 논문은 2026년 10월 arXiv에 게재됐다.

Semiconductor Engineering2026-10-02영문 원문

설계·EDA·IP

CFET·2D트랜지스터·HBM, 반도체 학술논문 무더기 공개

Semiconductor Engineering이 최근 추가된 반도체 기술 논문 목록을 공개했다. TU뮌헨 등은 A7 CFET와 A10 NSFET 기술을 셀 기생성분부터 칩 신뢰성까지 비교 평가했고, 카네기멜런대 등은 채널 길이 5nm 이하의 웨이퍼 규모 2D MoS₂ 트랜지스터 연구를 발표했다. 이 밖에도 미네소타대의 3D 이종집적 다중 kW 전력전달, 퍼듀대·UCLA의 TSV 구리 미세구조와 잔류응력 관계, 토론토대의 ECC 보호 GPU 대상 로우해머 공격, 위스콘신대의 RTL 트로이목마 탐지, 조지아텍·엔비디아·스탠퍼드의 HBM·호스트 메모리 동시 접근을 통한 LLM 추론 가속, UCLA의 상위 추상화 기반 칩 설계 에이전트 연구 등이 포함됐다.

Semiconductor Engineering2026-09-29영문 원문↗파운드리·공정

MoS2 트랜지스터, 채널 5nm 미만서 4인치 웨이퍼 집적

카네기멜론대, 플로리다대, MIT, 텍사스A&M대 등 공동연구진이 물리적 채널 길이 5nm 미만의 단일층 MoS₂ 트랜지스터를 구현한 논문을 네이처 커뮤니케이션스에 발표했다. 이 트랜지스터는 서브스레숄드 스윙 88mV/dec, 온/오프 비율 10^6 이상을 달성해 실리콘의 이론적 서브스레숄드 한계와 비슷한 크기의 기존 신소재 트랜지스터를 능가했다고 밝혔다. 연구진은 높은 처리량 확보를 위해 포토리소그래피 기반의 CMOS 호환 공정을 개발했으며, 4인치 웨이퍼 규모 집적을 시연했다.

Semiconductor Engineering2026-09-22영문 원문

설계·EDA·IP

칩렛 확산에 열분석 범위, 트랜지스터서 시스템까지 확대

Synopsys, Silvaco, Vinci, Keysight EDA, Siemens EDA 관계자들이 디자인오토메이션콘퍼런스(DAC)에서 열 관리를 주제로 논의했다. 칩렛과 첨단 패키징이 확산되면서 열 분석은 개별 다이가 아니라 패키지와 시스템 전체를 아울러야 하는 과제가 됐다고 지적했다. 참석자들은 TIM(열계면물질), 콜드플레이트, 이머전 냉각, 다이렉트 칩 냉각 등 냉각 기술과 함께 게이트 단위의 정밀한 열 시뮬레이션이 필요하다고 강조했다. 열 문제를 방치하면 일렉트로마이그레이션 등 신뢰성 문제로 이어질 수 있다고 경고했다.

Semiconductor Engineering2026-09-15영문 원문

설계·EDA·IP

스탠퍼드, 딥러닝으로 2D 트랜지스터 TCAD 파라미터 자동 추출

스탠퍼드대학교와 SLAC 국립가속기연구소 연구진이 전기적 측정값으로부터 2차원(2D) 트랜지스터의 이동도, 쇼트키 접촉 장벽 높이, 결함 프로파일 등 물리적 파라미터를 자동 추출하는 딥러닝 기법을 발표했다. 이 방법은 TCAD(기술 컴퓨터 지원 설계) 모델 피팅 작업을 자동화하는 것을 목표로 한다. 연구진은 물리 기반 소자 시뮬레이터를 근사하는 보조 신경망을 학습시켜 데이터 증강 및 사전학습을 구현했다. 해당 연구는 저널 Research에 2026년 8월 논문으로 게재됐다.

Semiconductor Engineering2026-08-28영문 원문