설계·EDA·IP파운데이션 IP, HPC·엣지AI SoC 재설계 비용 절감 전략
이 이북은 HPC와 엣지AI SoC 설계에서 파운데이션 IP를 여러 벤더로부터 개별 조달할 때 생기는 숨은 비용 문제를 다룬다. 로직 라이브러리, 임베디드 메모리, IO, NVM을 하나로 묶은 통합 Foundation IP 플랫폼과 IP·EDA 공동 최적화, 단일 지원팀 구조가 이 문제를 줄이는 방법으로 제시된다. 선단 공정에서는 재설계(리스핀)나 통합 지연, 테이프아웃 일정 지연이 비용 리스크로 이어질 수 있다고 설명한다. 모델링된 HPC·엣지AI SoC 사례를 통해 재설계·일정 지연을 피했을 때의 비용 절감과 전력·성능·면적(PPA) 개선 효과를 보여준다.
Semiconductor Engineering영문 원문