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파운데이션 IP, HPC·엣지AI SoC 재설계 비용 절감 전략

Semiconductor Engineering2026-10-281분 읽기영문 원문

분야 자료 사진 — 칩 다이의 회로 배치 · Martijn Boer · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

이 이북은 HPC와 엣지AI SoC 설계에서 파운데이션 IP를 여러 벤더로부터 개별 조달할 때 생기는 숨은 비용 문제를 다룬다. 로직 라이브러리, 임베디드 메모리, IO, NVM을 하나로 묶은 통합 Foundation IP 플랫폼과 IP·EDA 공동 최적화, 단일 지원팀 구조가 이 문제를 줄이는 방법으로 제시된다. 선단 공정에서는 재설계(리스핀)나 통합 지연, 테이프아웃 일정 지연이 비용 리스크로 이어질 수 있다고 설명한다. 모델링된 HPC·엣지AI SoC 사례를 통해 재설계·일정 지연을 피했을 때의 비용 절감과 전력·성능·면적(PPA) 개선 효과를 보여준다.

이 글에 나온 것

#Foundation IP #HPC #엣지AI #SoC #PPA

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Foundation IP For The AI Era: Why Execution Saves You Millions On HPC And Edge AI SoCs」

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SignatureIP, 칩렛 검증에 에뮬레이션·FPGA 병행 필요성 제기

SignatureIP의 CEO 푸르나 모한티는 멀티다이(칩렛) 설계 검증이 기존 시뮬레이션만으로는 부족해졌다고 밝혔다. 그는 시뮬레이션과 에뮬레이션, FPGA 프로토타이핑을 함께 활용해야 시스템 전체 동작을 확인할 수 있다고 설명했다. 칩렛 구조와 공유 메모리 자원이 검증을 복잡하게 만들고, 여러 종류의 I/O 버전 관리도 어려움으로 지적됐다. 또한 하드웨어 가속 툴이 실제 설계와 다른 속도로 동작할 때 발생하는 문제도 엔지니어링 팀이 겪는 과제로 언급됐다.

Semiconductor Engineering2026-11-04

Rambus, AI·HPC 데이터센터 네트워크 보안 백서 공개

반도체 IP 기업 Rambus가 AI와 HPC 워크로드로 인해 데이터센터 네트워크가 프런트엔드와 백엔드로 분리되는 구조를 다룬 백서를 발표했다. 프런트엔드 네트워크는 사용자, 애플리케이션, 스토리지, 관리 시스템을 연결하며, 백엔드 네트워크는 GPU와 가속기, 컴퓨트 노드 간 고속 연결을 담당한다고 설명했다. 백서는 두 네트워크 영역이 서로 다른 성능·확장성·운영 요구사항을 가진다고 분석하고, 분산 컴퓨팅 환경에서 데이터와 통신을 보호하면서 성능 저하를 막는 방법을 제시했다.

Semiconductor Engineering2026-11-04

시놉시스, 차량용 SoC향 PQC 가속기 백서 공개

시놉시스가 차량용 시스템온칩을 위한 포스트퀀텀 암호(PQC) 전환을 다룬 백서를 공개했다. 백서는 양자컴퓨팅 발전에 대비해 자동차 SoC 설계자들이 지금부터 기존 공개키 암호에서 양자내성 암호로의 전환을 준비해야 하는 이유를 설명한다. 또한 하이브리드 암호 방식이 전환 과정을 어떻게 지원하는지, 차량용 PQC가 다른 분야와 달리 요구하는 특성, PQC 가속기 선택 시 고려할 점을 다룬다. 시놉시스는 자사의 Agile PQC PKA가 안전하고 유연한 설계를 지원한다고 소개했다.

Semiconductor Engineering2026-11-04

Cadence 디지털트윈, 소버린 AI 사이트 사전 검증

Semiconductor Engineering은 Cadence의 'Reality Digital Twin Platform'을 소개하는 이북 내용을 전했다. 이 플랫폼은 소버린 AI 인프라 배치 전에 전력, 냉각, 열 성능, 사이트 조건 등을 고정밀 디지털 모델로 평가할 수 있게 해준다. 기사에 소개된 한 사례에서는 검토 당시 문제없어 보였던 데이터홀도 누설과 냉각 장애 상황을 모델링하자 절반 이상의 캐비닛에서 과열이 발생했다. 이는 설계 자체가 아니라 설계에 깔린 가정이 실제 운영 조건과 달랐기 때문이라고 설명됐다. 이북은 소버린 제약 하에서 사이트 선정부터 배치 후까지 점검해야 할 체크리스트도 제시한다.

Semiconductor Engineering2026-11-04

지멘스 Innovator3D IC, 칩렛 신호무결성 시스템 검증 지원

AI·HPC용 반도체가 첨단 패키징 기반 칩렛 구조를 채택하면서, 신호 무결성 검증도 개별 부품 단위가 아니라 시스템 전체의 채널 분석으로 확장될 필요성이 커지고 있다. 지멘스는 이런 흐름에 맞춰 Innovator3D IC가 여러 검증 기술을 하나의 워크플로로 묶은 시스템 수준 환경을 제공한다고 밝혔다. 이 도구는 아키텍처 탐색, 전자기 추출, 채널 시뮬레이션, 프로토콜 준수 검증, 시스템 수준 사인오프까지를 하나의 흐름으로 지원한다.

Semiconductor Engineering2026-11-04

Imagination NSR, GPU 내장형 신경망 업스케일링 기술

Imagination Technologies가 백서를 통해 신경망 초해상도(Neural Super Resolution, NSR) 기술을 소개했다. NSR은 현재 프레임 데이터와 시간적 히스토리, 학습된 추론을 결합해 저해상도 프레임을 고해상도로 재구성한다. 별도의 AI 가속기에 의존하는 방식과 달리 NSR은 GPU 내부에서 직접 동작해 그래픽·컴퓨트·AI 워크로드가 하나의 실행 환경에서 함께 처리되도록 한다. 백서는 Converged Acceleration 개념, 매트릭스 가속과 신경망 처리를 그래픽 파이프라인에 통합한 Imagination E-Series 아키텍처, 그리고 데이터 지역성·마이크로타일링·Self-Compression 기법을 설명한다. Doom Eternal을 대상으로 EXD-64-2048 MC1 GPU를 모델링한 결과는 네이티브 4K 렌더링과 1080p 업스케일링 간 성능·대역폭 차이를 워크로드별 추정치로 제시했다.

Semiconductor Engineering2026-11-04

CEASER-S 등 랜덤 캐시 4종, RISC-V SoC 구현해 비교평가

루르대학교 보훔, 막스플랑크 정보보안연구소, 조지아텍 공동 연구팀이 CEASER-S, ScatterCache, SassCache, MIRAGE 등 4가지 랜덤 캐시 설계를 멀티코어 아웃오브오더 RISC-V 시스템온칩(SoC)의 최종 레벨 캐시(LLC)로 구현했다. 연구팀은 각 설계에 공통되거나 설계별로 다른 하드웨어 구현 난제를 식별하고 실질적인 해결책을 제시했다. SPEC CPU 2017 rate와 GAPBS 워크로드를 완료 실행하는 FPGA 구현체를 통해 네 설계를 동일한 풀시스템 하드웨어 플랫폼에서 비교 평가했다. 연구팀은 이번 평가가 해당 설계들을 공통 하드웨어 플랫폼에서 비교한 첫 사례라고 밝혔다.

Semiconductor Engineering2026-11-03

EDA 설계 데이터 관리, 개발자 워크플로우에 통합

EE Times는 반도체 설계 작업이 텍스트 기반의 현대적 개발 환경을 중심으로 이루어지는 추세라고 전했다. 이에 따라 엔지니어들은 설계 데이터 관리 도구에서도 코딩 도구와 같은 수준의 효율성을 기대하고 있다고 설명했다. 기사는 Visual Studio Code와 같은 개발 환경에 설계 데이터 관리 기능을 접목하는 흐름을 다뤘다.

EE Times2026-11-03