"HPC"
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Rambus, AI·HPC 데이터센터 네트워크 보안 백서 공개
반도체 IP 기업 Rambus가 AI와 HPC 워크로드로 인해 데이터센터 네트워크가 프런트엔드와 백엔드로 분리되는 구조를 다룬 백서를 발표했다. 프런트엔드 네트워크는 사용자, 애플리케이션, 스토리지, 관리 시스템을 연결하며, 백엔드 네트워크는 GPU와 가속기, 컴퓨트 노드 간 고속 연결을 담당한다고 설명했다. 백서는 두 네트워크 영역이 서로 다른 성능·확장성·운영 요구사항을 가진다고 분석하고, 분산 컴퓨팅 환경에서 데이터와 통신을 보호하면서 성능 저하를 막는 방법을 제시했다.
코아시아세미, 4나노 공정 스위치칩 양산 — HPC용 빅다이 출하
코아시아세미는 삼성전자 파운드리 4나노(nm) 공정으로 제작한 반도체 소자 웨이퍼의 양산 출하를 시작했다고 2일 밝혔다. 이 웨이퍼에 형성된 소자는 고성능 연산(HPC) 환경에서 고속 데이터 전송과 처리를 돕는 네트워크 스위치 칩이다. 칩 면적은 800mm² 이상으로, 코아시아세미가 수행한 프로젝트 중 가장 면적이 넓은 빅다이다. 단일 칩 면적이 넓을수록 수율 관리가 어려워 불량 확률이 높아지고, 전력 소모와 열 발생 등 설계 과정에서 고려할 변수도 많아 제작 난도가 높다.
코아시아세미, 삼성 4나노 파운드리서 HPC용 빅다이 양산 돌입
코아시아세미가 삼성전자 파운드리의 4나노 공정에서 고성능컴퓨팅(HPC)용 네트워크 스위치 반도체 양산에 돌입해 10월 중순 첫 웨이퍼를 출하했다. 이번 프로젝트는 2029년까지 총 1억7500만달러 규모로 진행되며, 칩 면적이 800mm²를 넘는 코아시아세미 역대 최대 크기의 빅다이 제품이다. 반도체 업계에서 빅다이는 면적이 넓을수록 수율 저하 위험과 발열·전력 설계 난도가 높아 디자인하우스의 기술 진입장벽이 가장 높은 분야로 꼽힌다. 코아시아세미는 리벨리온, 텐스토렌트 등과 칩렛 양산 협력을 이어온 데 이어 삼성 파운드리의 4나노 생산 물량을 확보해 실제 출하까지 이끌어냈다.
파운데이션 IP, HPC·엣지AI SoC 재설계 비용 절감 전략
이 이북은 HPC와 엣지AI SoC 설계에서 파운데이션 IP를 여러 벤더로부터 개별 조달할 때 생기는 숨은 비용 문제를 다룬다. 로직 라이브러리, 임베디드 메모리, IO, NVM을 하나로 묶은 통합 Foundation IP 플랫폼과 IP·EDA 공동 최적화, 단일 지원팀 구조가 이 문제를 줄이는 방법으로 제시된다. 선단 공정에서는 재설계(리스핀)나 통합 지연, 테이프아웃 일정 지연이 비용 리스크로 이어질 수 있다고 설명한다. 모델링된 HPC·엣지AI SoC 사례를 통해 재설계·일정 지연을 피했을 때의 비용 절감과 전력·성능·면적(PPA) 개선 효과를 보여준다.
HPE, 스페이스본 컴퓨터-4로 달 표면 HPC 벤치마크 추진
HPE는 팬 없는 소형 컴퓨팅 모듈 '스페이스본 컴퓨터-4'를 달 남극으로 보내 HPCG·HPL 등 고성능컴퓨팅 벤치마크를 처음으로 달 표면에서 수행한다고 밝혔다. 이 모듈은 Astrolab의 FLIP 로버에 실려 Voyager Technologies의 Griffin-1 착륙선과 함께 2026년 4분기 NASA 상업용 달 화물 서비스(CLPS) 임무로 발사될 예정이다. 테스트에는 LLM 기반 검색증강생성, 비전 추론, 리다 처리 등 AI 작업도 포함되며, NASA는 FLUID AI 신경망과 조정된 LLM을, 딜로이트는 사이버 침입 탐지 시스템 Silent Shield를 시험한다. 2017년 국제우주정거장에서 운용된 초기 스페이스본 컴퓨터보다 훨씬 소형화·경량화된 설계로, 지구와의 통신 지연을 고려해 현지(온보드) 처리에 중점을 둔다.
설계·EDA·IP시놉시스 임베디드 메모리 IP, 인텔 18A서 PPA 개선 입증
임베디드 메모리가 AI 및 HPC SoC에서 전체 다이 면적의 절반 이상을 차지하며 대역폭, 지연시간, 에너지 효율을 제약하는 요인으로 지목됐다. 시놉시스는 게이트올어라운드(GAA) 소자와 후면전력공급망(BSPDN) 기술로의 전환에 맞춰 임베디드 메모리 IP를 디바이스 인식 아키텍처, 전력 최적화 설계, 구성 가능한 컴파일러로 대응한다고 밝혔다. 백서는 인텔 18A 공정에서 제작한 SRAM 및 레지스터 파일 테스트칩의 실리콘 결과를 제시했으며, 밀도는 5~10% 개선됐고 등전력(ISO-power) 성능은 최대 약 4% 향상됐다고 설명했다. 인텔의 리본펫(RibbonFET)과 파워비아(PowerVia) 기술이 PPA 개선과 첨단 공정 통합 리스크 감소에 기여한다고 덧붙였다.
네오AI클라우드, 클루닉스와 손잡고 포항 GPU센터 HPC 운영
클루닉스가 AI 클라우드 기업 네오에이아이클라우드와 업무협약(MOU)을 체결하고 포항 AI 데이터센터의 AI·HPC 통합 운영 환경 구축에 협력하기로 했다. 네오에이아이클라우드가 구축하는 차세대 GPU 인프라에 클루닉스의 AI·HPC 통합 운영 기술이 결합된다. 양사는 인프라 설계 단계부터 함께 참여해, 확보된 GPU 자원이 AI 학습·추론뿐 아니라 제조·연구 분야의 HPC 워크로드에도 유휴 없이 활용되도록 구현할 계획이라고 밝혔다.
시놉시스 TestMAX, 칩렛 SoC 스캔 압축·RTL 시프트 레프트 지원
Semiconductor Engineering은 AI 가속기와 HPC 프로세서가 대규모 스캔 플립플롭, 칩렛 통합, 높은 테스트 커버리지 요구로 기존 DFT 방식의 한계에 직면했다고 전했다. 시놉시스는 DFTMAX SEQ 기반 TestMAX Unified Compression과 프로그래머블 고대역폭 테스트 데이터 전달망인 Streaming Fabric을 결합해 이를 해결한다고 소개했다. Unified Compression은 제조·번인·시스템레벨·필드 테스트 전반에서 재사용 가능한 압축 아키텍처를 제공하며, Streaming Fabric은 스캔 트래픽을 패킷화해 계층적 대형 설계 전반에 전달한다. 또한 TestMAX Manager를 통해 RTL 단계에서 테스트 구조를 설계하는 '시프트 레프트' 방법론도 제시됐다.