"RISC-V"
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CEASER-S 등 랜덤 캐시 4종, RISC-V SoC 구현해 비교평가
루르대학교 보훔, 막스플랑크 정보보안연구소, 조지아텍 공동 연구팀이 CEASER-S, ScatterCache, SassCache, MIRAGE 등 4가지 랜덤 캐시 설계를 멀티코어 아웃오브오더 RISC-V 시스템온칩(SoC)의 최종 레벨 캐시(LLC)로 구현했다. 연구팀은 각 설계에 공통되거나 설계별로 다른 하드웨어 구현 난제를 식별하고 실질적인 해결책을 제시했다. SPEC CPU 2017 rate와 GAPBS 워크로드를 완료 실행하는 FPGA 구현체를 통해 네 설계를 동일한 풀시스템 하드웨어 플랫폼에서 비교 평가했다. 연구팀은 이번 평가가 해당 설계들을 공통 하드웨어 플랫폼에서 비교한 첫 사례라고 밝혔다.
Qwenputer, RISC-V CPU 가중치 내장해 Doom까지 구동
AI 엔지니어 디비안시 아그라왈이 개발한 Qwenputer는 Qwen 3.5 4B LLM에 32비트 RISC-V CPU를 직접 가중치 형태로 컴파일해 삽입한 실험적 프로젝트다. 이 CPU는 학습이 아닌 컴파일러가 모든 가중치를 계산해 만들어졌으며, 공식 riscv-tests를 통과하고 QEMU와 결과가 일치한다고 설명됐다. Qwen의 Gated DeltaNet 상태를 RAM처럼 활용해 외부 툴 호출 없이 C와 MicroPython 코드를 실행할 수 있고, 둠 게임 E1M1 맵도 구동한 사례가 공개됐다. 1,024개 슬롯에 최대 512개 파일을 저장하는 파일시스템도 추가돼 모델 크기가 커졌으며, 테스트에는 24GB 이상의 VRAM이 권장된다고 개발자는 밝혔다. 코드는 MIT 라이선스로 깃허브에, 모델은 허깅페이스에 공개됐다.
퀄컴, 아키아나 인수로 RISC-V 자체 CPU 코어 개발 추진
퀄컴이 삼성 파운드리와 서버급 테스트 칩을 공동 개발했던 미국 반도체 IP 스타트업 아키아나를 인수했다. 아키아나는 차세대 오픈소스 CPU 아키텍처인 RISC-V 기반 설계자산을 보유한 업체다. 라빈 수구마르 아키아나 창업자 겸 CEO는 자신의 링크드인을 통해 아키아나의 IP와 팀이 퀄컴 내에서 새로운 보금자리를 찾게 됐다고 밝혔다. 업계에서는 이번 인수를 퀄컴이 자체 CPU 코어 개발과 RISC-V 포트폴리오 확장을 가속하려는 행보로 보고 있다.
러시아 바이칼·엘비스, 자체 RISC-V·Arm 칩 레트로 게임 시연
러시아 소치에서 열린 반도체 전시회 '마이크로일렉트로닉스26(ME26)'에서 자국산 칩을 활용한 레트로 게임 시연이 공개됐다. 바이칼 일렉트로닉스의 BE-U1000 마이크로컨트롤러는 클라우드베어의 32비트 RISC-V 코어 3개(BR-350 2개, BM-310 1개)를 탑재했으며, NES풍 '우쉬카' 콘솔에서 '칩 앤 데일' 게임을 구동하는 모습이 전시됐다. 엘비스의 하이퍼컴-U SoC는 Arm 코어텍스-A53 코어 4개와 파워VR GE8300 GPU, ELcore-50 DSP를 탑재해 '슈퍼마리오' 구동 화면을 시연에 사용했다. MCST는 엘브루스 아키텍처 기반 PC도 전시했으나, 구체적인 모델명은 공개되지 않았다.