설계·EDA·IP
속보 경쟁은 하지 않습니다. 전문지와 종합지를 함께 모아 같은 발표의 중복 보도를 묶고, 코드 게이트를 통과한 요약만 게시합니다.
CEASER-S 등 랜덤 캐시 4종, RISC-V SoC 구현해 비교평가
랜덤 캐시는 메모리 주소를 캐시 위치에 무작위로 매핑해 사이드채널 공격을 막는 기법으로, 그동안 아키텍처 수준 제안에 머물렀던 설계들의 실제 하드웨어 구현 난제와 오버헤드를 FPGA로 실측한 연구다.
EDA 설계 데이터 관리, 개발자 워크플로우에 통합
EE Times는 반도체 설계 작업이 텍스트 기반의 현대적 개발 환경을 중심으로 이루어지는 추세라고 전했다. 이에 따라 엔지니어들은 설계 데이터 관리 도구에서도 코딩 도구와 같은 수준의 효율성을 기대하고 있다고 설명했다. 기사는 Visual Studio Code와 같은 개발 환경에 설계 데이터 관리 기능을 접목하는 흐름을 다뤘다.
시놉시스 부사장, 한국 반도체엔 시스템 공동최적화가 기회
이는 반도체 설계 경쟁의 축이 개별 칩 성능에서 메모리·패키징·소프트웨어를 아우르는 시스템 단위 설계 역량으로 옮겨가고 있음을 보여주는 EDA 업계 관계자의 시각이다.
최근 소식
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IBM, 120큐비트 양자칩 2대 연결하는 미터급 커플러 공개
IBM 리서치 연구진이 '미터급 양자 인터커넥트' 논문을 2026년 10월 공개했다. 연구팀은 L-커플러라 불리는 장거리 커플러 네 개를 이용해 120큐비트 IBM Nighthawk R1 초전도 큐비트 프로세서 두 대를 서로 연결하는 실험을 선보였다. 이 커플러는 모듈형 양자 아키텍처에서 개별 프로세서 모듈을 미터 단위 거리에서도 결합할 수 있도록 설계됐다. 해당 연구 내용은 arXiv 프리프린트로도 게재됐다.
SecDMP, 데이터 프리페처 보안 취약점 하드웨어로 차단
벨기에 KU 루벤과 프랑스 EURECOM 연구진이 데이터 메모리 의존형 프리페처(DMP)의 정보 유출을 막는 하드웨어 방어 기법 SecDMP를 발표했다. 연구팀은 RISC-V 프로세서에 오픈소스 DMP를 직접 구현해 기존 방어 기법이 일부 유출 유형을 막지 못한다는 점을 실증적으로 확인했다. SecDMP는 메모리에 비밀 데이터를 표시해 DMP가 이를 마이크로아키텍처에 인코딩하지 않도록 하면서도 공개 데이터 처리 성능은 유지한다. 연구팀은 SecDMP가 DMP를 적용하지 않은 기본 시나리오 대비 추가 유출을 일으키지 않음을 수학적으로 증명했다고 밝혔다. 해당 논문은 2026년 10월 arXiv에 공개됐다.
UT오스틴 APPlace 공개, 아날로그 레이아웃 배치 알고리즘 개선
텍사스대학교 오스틴(UT Austin) 연구진이 아날로그 회로 레이아웃 자동화를 위한 배치 프레임워크 'APPlace'를 발표했다. 기존 분석적 배치 기법은 소자 좌표만 최적화하고 접속점(Access Point) 선택은 라우팅 단계에 맡겼지만, APPlace는 전역 배치 단계에서 소자 위치와 접속점 선택을 함께 최적화한 뒤 구조를 보존하는 레거라이제이션 단계를 적용한다. 4개의 실제 아날로그 벤치마크 실험에서 APPlace는 비슷한 레이아웃 면적 조건에서 기존 대표 기법들보다 우수한 포스트 레이아웃 성능을 보였다. 접속점 공동 최적화를 제거한 절제 실험에서는 OTA 벤치마크 기준 최대 13dB의 CMRR 손실과 비교기 지연 23% 증가가 나타났다. 해당 논문은 2026년 10월 arXiv에 공개됐다.
Qwenputer, RISC-V CPU 가중치 내장해 Doom까지 구동
AI 엔지니어 디비안시 아그라왈이 개발한 Qwenputer는 Qwen 3.5 4B LLM에 32비트 RISC-V CPU를 직접 가중치 형태로 컴파일해 삽입한 실험적 프로젝트다. 이 CPU는 학습이 아닌 컴파일러가 모든 가중치를 계산해 만들어졌으며, 공식 riscv-tests를 통과하고 QEMU와 결과가 일치한다고 설명됐다. Qwen의 Gated DeltaNet 상태를 RAM처럼 활용해 외부 툴 호출 없이 C와 MicroPython 코드를 실행할 수 있고, 둠 게임 E1M1 맵도 구동한 사례가 공개됐다. 1,024개 슬롯에 최대 512개 파일을 저장하는 파일시스템도 추가돼 모델 크기가 커졌으며, 테스트에는 24GB 이상의 VRAM이 권장된다고 개발자는 밝혔다. 코드는 MIT 라이선스로 깃허브에, 모델은 허깅페이스에 공개됐다.
시프트레프트 검증, 시스템 레벨로 확장 — AI는 보조 역할 그쳐
시놉시스, 하이브웨어, 실바코, 액시오마이즈 등 EDA·검증 업계 전문가들이 세미컨덕터 엔지니어링과의 대화에서 시프트레프트 전략이 검증을 넘어 시스템 레벨 검증으로 확장되고 있다고 밝혔다. 참석자들은 아키텍처·설계·소프트웨어·검증 조직이 분절된 워크플로우와 모델을 사용해 개별 컴포넌트는 검증됐음에도 버그가 빠져나가는 사례가 발생한다고 지적했다. 액시오마이즈의 애쉬시 다르바리는 소프트웨어를 개발 사이클에 통합해야 한다고 말했고, 시놉시스의 프랭크 쉬르마이스터는 전자기·열·기계 등 멀티피직스 요소도 함께 통합돼야 한다고 설명했다. 참석자들은 에이전틱 AI가 여러 분야 간 협업을 개선하고 병목을 찾아내며 툴 사용을 최적화할 수 있지만, 시뮬레이션과 에뮬레이션 같은 근본적인 공정을 대체할 수는 없다고 밝혔다.
AI RTL 검증 실험, Arm 연구원이 밝힌 결함 탐지 한계
Arm의 시니어 검증 아키텍트 비카시 쿠마르는 AI 모델이 생성한 테스트벤치의 결함 탐지 능력을 독립적으로 검증했다. 그는 25개의 수작업 설계에 806개의 결함을 의도적으로 삽입한 뒤, Claude Opus 5·GPT-5.4·GLM-5.2 세 모델에게 스펙과 RTL을 주고 검증과 사인오프를 맡겼다. 그 결과 Claude Opus 5는 79.2%, GPT-5.4는 76.2%, GLM-5.2는 62.8%의 결함을 탐지했으며, 세 모델 모두 결함이 남은 상태에서도 자체적으로 검증 완료를 선언했다. ECC 메모리, GPIO, AXI DMA 설계에서 특히 높은 미탐지율이 나타났고, 동일 모델을 세 번 실행해도 결과가 매번 달랐다. 쿠마르는 검증 작업은 자동화할 수 있지만 그 책임은 자동화할 수 없다고 말했다.
SemiAnalysis, GDPx로 칩설계·바이오 AI 역량 평가
SemiAnalysis가 프런티어 AI 모델의 범용 에이전트 역량을 평가하는 벤치마크 GDPx를 공개했다. GDPx는 칩 설계, 사이버보안, 생물학, 금융, 법률, 퀀트 트레이딩, 재귀적 자기개선(RSI), 하드웨어 설계, 재료과학, 정렬(alignment), 소프트웨어 엔지니어링 등 11개 분야를 다룬다. 평가 결과 최고 점수를 받은 모델도 12%에 그쳐 프런티어 수준의 난이도를 보였다고 밝혔다. SemiAnalysis는 Opus 5.5와 GPT-6 Astra 등 일부 모델이 안전 분류기로 인해 사이버·생물학·정렬 분야 점수가 낮게 집계됐다고 설명했다. 이번 벤치마크는 Aria, Arcverex, Latch Bio 등 14개 전문 RL 환경 스타트업과 협업해 만들어졌다.
삼성전자-오우라 美ITC 특허분쟁, 갤럭시링 수입금지 가를까
삼성전자와 오우라 간 미국 국제무역위원회(ITC) 스마트링 특허침해조사 1차 결론이 내달 20일 발표된다. 오우라가 제기한 특허 8건 중 4건은 취하됐고, 남은 4건 중 1건은 특허심판원이 일부 유효로 판단해 삼성전자가 연방항소법원에 항소했으며 나머지 3건은 특허청 결정계 재심사가 진행 중이다. 삼성전자가 오우라 특허를 침해한 것으로 판단되면 갤럭시링 수입금지명령 가능성이 있으나, 갤럭시링 판매량이 적어 당장의 타격은 크지 않을 것이라고 업계 관계자는 밝혔다. 오우라는 텍사스동부연방법원에도 별도 특허침해소송을 제기했으며, 삼성전자도 오우라를 상대로 ITC 조사와 연방법원 소송을 제기한 상태다.
베리실리콘, 웨어러블 GPU IP용 경량 API GLTiny 공개
베리실리콘이 전력과 메모리 제약이 큰 웨어러블 기기를 위한 3D GPU 프로그래밍 모델 GLTiny를 공개했다. 이 모델은 간소화된 API와 경량 드라이버를 통해 베리실리콘의 Nano OpenGL ES GPU IP에서 동작하며 드라이버의 메모리 사용량과 CPU 오버헤드를 줄인다. 표준 glTF 3D 모델의 네이티브 렌더링을 지원해 조명 모델, 골격 스키닝, 모프 타깃, 애니메이션 전환 등 기능을 구현할 수 있다. 또한 베리실리콘의 VGLite 벡터 그래픽 드라이버와 결합하면 동일 프레임에서 2.5D 벡터 그래픽과 3D 모델을 함께 렌더링하는 하이브리드 드라이버 구성도 가능하다.
AI 속성 생성, 불완전한 명세서가 검증 자동화의 걸림돌
Semiconductor Engineering은 AI가 SystemVerilog 어서션 등 검증 속성(property)을 자연어 명세서로부터 자동 생성하는 접근을 다뤘다. Axiomise의 Ashish Darbari, Synopsys의 Ravindra Aneja, 사우스햄튼대 Simon Davidmann, Cadence의 Paul Graykowski, Normal Computing의 Arvind Srinivasan 등은 반도체 업계가 그동안 명세서 작성 자체를 부실하게 해왔다는 점을 공통적으로 지적했다. AI는 수 초 내에 어서션을 생성할 수 있지만, 그 의미는 원본 명세서가 얼마나 명확한지에 달려 있다고 밝혔다. 일부는 포멀 검증이 가능하려면 명세서 자체를 처음부터 기계가 읽을 수 있는 형식으로 작성해야 한다고 주장했다.
칩 설계 시프트레프트, AI 에이전트 신뢰성이 새 과제로
반도체 전문 매체 Semiconductor Engineering이 Synopsys, Hiveware, Silvaco, Axiomise 전문가들과 칩 설계 시프트레프트 전략의 변화를 논의했다. AI 에이전트와 디지털 트윈 도입으로 재료·트랜지스터 구조·아키텍처 선택을 설계 초기 단계에서 탐색할 수 있게 됐지만, AI가 생성한 설계와 서로게이트 모델이 실제 하드웨어를 정확히 반영하는지 검증하는 문제는 여전히 남아 있다고 지적했다. Axiomise의 다르바리는 기능 검증이 보안·기능안전·전력과 동급의 문제로 부상했으며, 일부 기업은 포멀 검증을 통해 AI 생성 설계의 신뢰성 격차를 해소하고 있다고 설명했다. 참석자들은 시프트레프트가 선형적 과정에서 벗어나 새로운 정보에 따라 아키텍처를 지속적으로 수정하는 방향으로 바뀌고 있다고 진단했다.
대학 공학교육, AI 시대 엔지니어 검증역량 강조
미국 대학들이 생성형·에이전틱 AI 도구를 교육에 도입하면서도 물리학·수학 등 기초 지식 교육을 강화하고 있다고 보도됐다. 코넬대, Keysight, ChipAgents, Arteris, Axiomise 관계자들은 AI가 그럴듯하지만 틀린 답을 내놓을 수 있어 학생들이 결과와 가정을 직접 검증하는 능력이 더 중요해졌다고 밝혔다. 일부 학교는 구술시험, 수업 중 퀴즈, 실습, 프로젝트 등 AI 활용을 허용하면서도 실제 이해도를 평가하는 방식으로 평가 체계를 바꾸고 있다. 익명의 한 교수는 AI 의존도가 높아지면서 같은 교과과정에서도 학생 이해도와 집중력이 떨어지는 경향을 관찰했다고 전했다.
Axiomise, 생물학적 유추로 반도체 검증 방법론 제시
Axiomise의 비디야 찬드란 다르바리와 아시시 다르바리는 생물학적 시스템의 복잡성에서 얻은 통찰을 반도체 검증에 적용하는 글을 기고했다. 이들은 신호 간 연결 관계만으로는 동작을 설명할 수 없으며, 어떤 조건에서 그 연결이 유효한지를 검증 요구사항에 명시해야 한다고 주장했다. 특히 센서 데이터 결합이나 리셋·링크 재훈련·전력 전환 상황에서는 타임스탬프, 신선도, 허용 지연 등 시간 관계도 검증 대상이 되어야 한다고 설명했다. 예시로 든 칩렛 시스템에서는 클럭 게이팅과 웨이크 요청이 서로를 기다리는 순환 의존성 때문에 트랜잭션 타임아웃이 발생할 수 있다며, 증상이 아닌 메커니즘을 구분하는 검증 전략이 필요하다고 강조했다.
키사이트, 열·기계 해석을 설계 초기 단계로 통합 제안
Semiconductor Engineering은 키사이트 기고를 통해 AI·고성능컴퓨팅과 첨단 패키징으로 전력 밀도가 높아지면서 열 관리가 최종 검증 단계가 아닌 설계 초기부터 다뤄야 할 문제가 됐다고 전했다. 전기·열·기계적 특성이 서로 영향을 주고받기 때문에, 특히 칩렛과 3D-IC처럼 여러 다이와 인터커넥트, 기판이 결합된 구조에서는 이를 분리해 분석하기 어렵다고 설명했다. 모든 요소를 최고 정밀도로 시뮬레이션하는 것은 현실적으로 불가능하므로, 축소 모델링과 중첩 기법을 활용해 단계별로 적절한 정밀도를 적용해야 한다고 제안했다. 또한 AI와 에이전틱 워크플로우가 복잡한 툴과 데이터를 조율하는 데 도움을 줄 수 있지만, 신뢰할 수 있는 물리 기반 시뮬레이션을 대체할 수는 없다고 강조했다.
지멘스, 3D-IC 설계에 AI 에이전트 — 물리 기반 검증으로 신뢰성 확보
반도체 설계는 트랜지스터와 배선, 타이밍, 열 분포 등 물리 법칙에 의해 결정되므로, AI 에이전트가 내놓은 결과도 물리 기반 EDA 엔진으로 매 단계마다 검증되어야 신뢰할 수 있다는 주장이 제기됐다. 지멘스는 여러 EDA 도구의 MCP 서버와 스킬 파일을 Fuse EDA AI Agent로 연결하고 Claude Code를 에이전틱 코딩 IDE로 활용해, 플로어플래닝부터 라이브러리 특성화, 전력 분석, 열 사인오프, 시스템 레벨 열 시뮬레이션, 파라시틱 추출, SPICE 시뮬레이션까지 9단계로 구성된 전기-열 워크플로우를 자동화했다. 이 워크플로우는 7개 지멘스 EDA 툴에 걸쳐 100~200회의 에이전트 턴을 거치며 12시간 이상 실행되고, 각 단계는 신호오프급 물리 기반 솔버로 검증된다. 사이클당 열전달계수, 전력 예산, 재료 적층 구성을 바꿔 200개에서 500개 이상의 설계 포인트를 평가할 수 있다.
지멘스 테슨트·무벨러스, IST에 전압 드룹 센서 접목
지멘스 테슨트(Tessent)가 무벨러스(Movellus)의 전압 드룹 감지 센서, 테슨트 임베디드 애널리틱스와 함께 인시스템 테스트(IST) 기능을 데모에 추가했다고 밝혔다. 이 조합은 스캔 패턴 실행 중 발생하는 전압 드룹으로 인한 '가짜 고장'과 실제 구조적 결함을 구분하도록 돕는다. 데모는 지멘스 벨로체 proFPGA 플랫폼에서 다수의 DFT 내장 RISC-V 코어를 대상으로 기능 모드와 테스트 모드의 활동을 시간축으로 정렬해 보여준다. 글에서는 메타·구글·아마존이 자사 데이터센터 플릿에서 오류를 보고하지 않고 데이터를 손상시키는 CPU를 다수 발견했다고 언급하며 인시스템 테스트 도입 배경을 설명했다.
ChipAgents RCA, AI로 반도체 설계 회귀 디버깅 트리아지 자동화
Semiconductor Engineering은 반도체 설계 규모가 커지면서 디버깅이 검증 작업의 상당 부분을 차지하고 있다고 전했다. 엔비디아의 스튜어트 오버만은 DVCon에서 퍼스트 실리콘 성공이 통계적으로 거의 불가능해지고 있다고 말했다. ChipAgents RCA는 질의응답식이 아닌 탐색 문제로 접근해 여러 가설을 실행하고 신뢰도 점수를 부여하는 방식으로 근본원인분석을 수행한다. 회귀 테스트에서는 수백 개의 실패한 시뮬레이션을 전통적인 비닝 기법 이후 2차 분석으로 묶어 동일한 근본원인을 공유하는 실패를 식별하고, 필요한 최소한의 시뮬레이션만 재실행해 파형을 생성하는 방식을 사용한다고 설명했다.
베리실리콘, GLTiny GPU 모델 공개 — 웨어러블 저전력 그래픽 지원
중국 반도체 IP 기업 베리실리콘이 웨어러블 기기용 3D GPU 프로그래밍 모델 'GLTiny'를 발표했다. 이 모델은 OpenGL ES 기반 GPU를 탑재한 자원 제약적 웨어러블 기기에서도 풍부한 3D 그래픽 구현이 가능하도록 설계됐다. 회사는 초저전력 동작과 메모리 효율성을 GLTiny의 핵심 특징으로 제시했다.
Build-A-Chip-Bench, AI 에이전트 설계 평가 벤치마크 공개
ChipAgents가 엔비디아의 참여를 받아 워크로드 명세부터 GDS 레이아웃까지 칩 설계 전 과정을 평가하는 벤치마크 'Build-A-Chip-Bench'를 공개했다. 이 벤치마크는 오픈소스 툴과 오픈소스 PDK를 사용해 AI 에이전트의 설계 수행 능력을 측정한다. 평가 대상 설계는 비공개 검증 IP 대비 기능적 정확성, 라우팅 가능성, 홀드 타이밍, DRC를 통과해야 하는 하드 게이트를 거치며, 통과한 설계만 과제 제약 조건에 따른 PPA로 점수를 받는다. 테스트 결과 최고 성능 에이전트는 과제의 65%에서 하드 게이트를 통과했고 전체 점수는 16.6%에 그쳤다. 연구진은 프런티어 에이전트들이 이전 결정을 재검토하거나 최적화 중 기존 동작을 보존하거나 느린 툴 실행을 고려해 계획을 세우는 데 어려움을 겪는다고 밝혔다.
무벨러스, AI랙 전력망 설계에 네 가지 원칙 제시
Movellus는 AI 데이터센터 전력관리 설계 원칙을 담은 백서에서, 동일한 Vera Rubin NVL72 랙을 0.80V와 0.75V로 각각 가동할 경우 후자가 GPU당 전력을 약 8% 적게 쓰고 랙당 약 17kW를 덜 소모한다고 설명했다. 전압 마진은 최악의 전압 드룹에 대비해 실리콘이 필요로 하는 전압 위에 추가로 공급하는 여유분으로, AI 워크로드가 변화하면서 이 마진의 산정이 더 커지고 예측하기 어려워지고 있다고 밝혔다. 이에 따라 일부 팀은 과도한 마진으로 컴퓨트 밀도와 토큰 처리량을 희생하고, 반대로 마진을 부족하게 설정한 팀은 현장에서 장애를 겪는다고 설명했다. Movellus는 테스트 오차 최소화, 워크로드·PDN 동역학 반영, 반응형·선제적 드룹 완화, 제어 루프 공동 설계라는 네 가지 원칙을 자사 Aeonic 플랫폼으로 구현한다고 밝혔다.
케이던스 버추오소 AI 스튜디오, 아날로그 설계에 AI 접목
케이던스가 발표한 백서는 아날로그·혼성신호(AMS) 설계에서 AI의 역할이 커지고 있다고 설명한다. 복잡도 상승과 일정 단축, 실수 비용 증가 속에서 AI가 미래가 아닌 현재의 엔지니어링 도구가 됐다는 주장이다. 머신러닝 기반 엔진, 대화형 설계 지원, 자율형 멀티에이전트 워크플로까지 단계적 로드맵을 제시하며, 이를 버추오소 AI 스튜디오 플랫폼과 연계해 설명한다. AI가 비차별적 반복 작업을 줄이고 시뮬레이션·마이그레이션 작업을 가속화하며, 경험 수준과 무관하게 엔지니어의 생산성을 높이는 역할을 할 수 있다고 소개한다.
파운데이션 IP, HPC·엣지AI SoC 재설계 비용 절감 전략
이 이북은 HPC와 엣지AI SoC 설계에서 파운데이션 IP를 여러 벤더로부터 개별 조달할 때 생기는 숨은 비용 문제를 다룬다. 로직 라이브러리, 임베디드 메모리, IO, NVM을 하나로 묶은 통합 Foundation IP 플랫폼과 IP·EDA 공동 최적화, 단일 지원팀 구조가 이 문제를 줄이는 방법으로 제시된다. 선단 공정에서는 재설계(리스핀)나 통합 지연, 테이프아웃 일정 지연이 비용 리스크로 이어질 수 있다고 설명한다. 모델링된 HPC·엣지AI SoC 사례를 통해 재설계·일정 지연을 피했을 때의 비용 절감과 전력·성능·면적(PPA) 개선 효과를 보여준다.
RF EDA에 AI 도입, ADS·RFPro·Nexus 워크플로 결합
한 백서가 RF·마이크로웨이브 설계용 EDA에 AI를 접목하는 전략 프레임워크를 제시했다. 프레임워크는 Capture, Orchestrate, Accelerate 세 가지 테마로 구성되며, 조직이 이 중 하나 또는 전부를 병행 적용할 수 있도록 설계됐다. Capture는 숙련 엔지니어의 노하우를 재사용 가능한 워크플로로 전환하는 데 초점을 둔다. Orchestrate는 지능형 에이전트로 반복적인 설계 작업을 자동화하며, Accelerate는 머신러닝과 서로게이트 모델, 측정 데이터와 연계된 시뮬레이션을 통해 더 많은 설계 대안을 평가할 수 있게 한다. 이 프레임워크는 Advanced Design System(ADS), RFPro, RF Circuit Simulation Pro(Nexus), Python 등 기존에 사용하던 엔지니어링 도구를 그대로 활용하는 방식으로 적용된다.
지멘스·시높시스·케이던스 블로그, AI 설계검증 동향 정리
세미컨덕터 엔지니어링이 업계 전문가들의 블로그 글을 모아 소개했다. eBeam Initiative는 대형 포토마스크와 하이-NA EUV, 커브리니어 마스크를 다룬 패널 토론 내용을 전했고, 지멘스는 칩렛 기반 설계에서 시스템 기술 공동최적화와 멀티피직스 분석의 중요성을 짚었다. 시높시스는 피지컬 AI 시스템을 위한 물리 기반 설계 방법론을, 케이던스는 AI가 RTL 생성과 ECO 제안까지 맡는 상황에서 설계 검증의 중요성을 강조했다. 암은 소스 없이도 마이크로아키텍처를 분석하는 기법을, 키사이트는 스케일업 패브릭에서 텐서 병렬화의 역할을 설명했다. 그 외 SEMI는 MEMS·센서 산업의 트렌드를, 램리서치와 인텔 파운드리는 각각 CFET 기반 SRAM 공정과 집적 전압 레귤레이터 기술을 소개했다.
인텔 APX, 윈도우11 인사이더 빌드에 등장 — 노바레이크 호환 준비
윈도우 인사이더용 빌드 29295에 'Advanced Performance Extensions(APX)' 토글이 실험 기능으로 등장했다고 Neowin이 2026년 10월 23일 보도했다. APX는 인텔이 2023년 발표한 명령어 확장으로 범용 레지스터를 16개에서 32개로 늘리고 3-오퍼랜드 명령어 형식을 지원해, 인텔 64 기준보다 로드는 10%, 스토어는 20% 줄어든다고 인텔은 설명했다. 현재는 APX를 지원하는 칩이 출시되지 않아 이 설정을 켜도 실제 동작은 없다. 인텔의 노바레이크 코어 울트라 400 시리즈와 제온7 '다이아몬드 래피즈'가 2027년 APX를 지원하는 첫 칩이 될 것으로 예상된다고 기사는 전했다.
칩스앤미디어, AI 반도체 IP 라이선스 수주로 3분기 실적 성장
반도체 설계자산(IP) 기업 칩스앤미디어가 27일 공시한 3분기 연결 매출액은 71억6200만원, 영업이익은 16억5700만원으로 전년 동기 대비 각각 8.2%, 8.7% 증가했다. 실적 성장은 IP 라이선스 매출이 견인했으며, 3분기 라이선스 매출은 전년 동기 대비 33% 증가한 44억3100만원을 기록했다. 회사는 인공지능(AI) 칩과 로보틱스 분야에서 신규 라이선스를 수주하며 매출을 늘렸다. 라이선스 사업은 특정 기능의 반도체 블록 설계도를 제공하고 사용료를 받는 방식이다.
인텔, 양자컴퓨팅 SW사 클래식 인수 — 스핀 큐비트 결합
인텔이 양자컴퓨팅 소프트웨어 기업 클래식 인수를 위한 최종 계약을 26일(현지시간) 체결했다고 밝혔다. 클래식은 특정 큐비트 방식이나 하드웨어에 종속되지 않는 통합 소프트웨어 플랫폼을 개발한 기업으로, 사용자 명령에 맞춰 하드웨어별 큐비트 특성에 최적화한 양자 회로를 자동으로 설계해 준다. 인텔은 이 플랫폼의 역할을 반도체설계자동화(EDA) 도구에 견줬다. 인텔은 자체 스핀 큐비트 제조 기술과 클래식의 소프트웨어 플랫폼을 결합해 하드웨어부터 개발 도구까지 아우르는 풀스택 양자컴퓨팅 플랫폼을 구축하려 한다.
케이던스, AI 결합시 칩설계 생산성 1000배 전망
케이던스 CEO 아니루드 데브간은 10월 26일(현지시간) 3분기 실적발표 컨퍼런스콜에서 인공지능(AI)이 칩 설계 생산성을 최대 1000배까지 높일 수 있다고 밝혔다. 그는 범용 AI 모델과 반도체 설계에 특화된 케이던스 자체 모델을 EDA 도구와 결합하는 전략 방향을 소개했다. 데브간은 20년 전 IBM과 인텔이 CPU 하나를 설계하는 데 500명이 5년간 걸렸지만 지금은 50명이 6개월이면 가능하다며, 칩 설계가 이미 100배가량 쉬워졌다고 설명했다. 케이던스는 이날 컨퍼런스콜에서 연간 실적 전망도 상향했다.
인텔, 클래식 인수로 양자컴퓨팅 풀스택 플랫폼 구축
인텔이 이스라엘 양자컴퓨팅 소프트웨어 기업 클래식 인수를 위한 최종 계약을 맺었다고 밝혔다. 클래식은 2020년 설립된 스타트업으로, 큐비트 구현 방식이나 하드웨어에 구애받지 않고 알고리듬을 구현할 수 있는 합성 플랫폼을 개발해왔으며 지난 4월에는 자연어 기반 양자 응용프로그램 생성 AI 에이전트도 공개했다. 인텔은 이번 인수가 2015년부터 이어온 실리콘 기반 큐비트 제조 역량을 보완해 풀스택 양자컴퓨팅 플랫폼 구축에 도움이 될 것이라고 밝혔다. 립부 탄 인텔 CEO는 인텔 양자컴퓨팅 그룹이 이번 인수를 계기로 풀스택 비즈니스로 전환될 것이라고 말했다. 인수는 각국 경쟁당국 승인을 거쳐 내년 상반기 중 완료될 예정이다.
엔타이어, 트레일스로 AI 코드검토 자동화 플랫폼 공개
깃허브 전 최고경영자 토마스 돔케가 설립한 엔타이어가 AI 에이전트와 개발자가 함께 작업하는 독립형 개발 플랫폼을 출시했다. 기존 풀 리퀘스트 방식을 대체하는 '트레일스' 기능은 여러 AI 에이전트가 코드 품질과 작업 성공 여부를 평가해 점수를 매기고, 모든 기준이 충족되면 개발자가 코드를 전부 검토하지 않고도 병합할 수 있게 한다. 엔타이어는 깃허브와 호환되는 분산형 소스코드 관리 서버를 구축해 코드 전송 속도를 깃허브보다 최대 89배, 커서 오리진보다 6배 빠르게 했다고 밝혔다. 이전 작업 기록을 기억하는 '컨티뉴어스 메모리' 기능은 토큰 사용량을 최대 71% 줄이며, 빌드카이트·디포 CI 서비스를 연동해 빌드와 테스트도 자동화한다. 이 플랫폼은 깃허브 연례 개발자 행사 '깃허브 유니버스 26' 개막 하루 전 공개됐다.