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IP 통합 난제, 칩 설계 복잡성에 검증 어려움 커져

Semiconductor Engineering2026-11-121분 읽기영문 원문
분야 자료 사진 — GPU 다이 사진 · Fritzchens Fritz · CC0 (기사 원문의 사진이 아닙니다)

반도체 설계에 쓰이는 여러 IP(지식재산) 블록을 하나로 합치는 작업이 점점 어려워지고 있어요. 키사이트 EDA의 페드로 피레스는 예전엔 설계에 IP 블록이 수십 개였지만 지금은 기업 하나가 수천 개의 IP와 여러 버전을 다룬다고 말했어요. 액시오마이즈의 애쉬시 다르바리는 블록 하나하나는 검증을 통과해도 블록들이 서로 연결될 때 생기는 오류를 찾기가 가장 어렵다고 설명했어요. 시놉시스의 마두미타 산얄은 주소 매핑, 인터럽트, 전력 관리 같은 요소가 뒤섞이면서 문제가 더 복잡해진다고 전했고, IC매니지의 딘 드라코는 설계 크기보다 블록들이 서로 전제하는 조건이 많아진 게 복잡성의 핵심 원인이라고 말했어요.

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시놉시스#IP통합#반도체설계#검증#EDA#시스템온칩

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요. 이 글은 AI의 도움을 받아 작성했습니다.원문: Semiconductor Engineering 「IP Integration Challenges Evolve」

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지멘스 Fuse EDA AI, 반도체 설계·공정에 에이전트 AI 결합

반도체 엔지니어링 시스템즈가 발표한 백서는 생성형 AI와 에이전트 AI가 반도체 설계·제조 도구(EDA) 개발 부담을 줄이고 있다고 설명했어요. 컴퓨팅 리소그래피 분야에서 과거 200~300시간 걸리던 프로토타입 개발 작업을, 생성형 AI를 활용해 약 30시간으로 줄인 사례가 소개됐어요. 에이전트 AI는 SEM(전자현미경) 데이터 수집, 모델 보정, 분석 실행, 결과 점검 같은 작업 순서를 사람 대신 조율할 수 있다고 해요. 지멘스의 'Fuse EDA AI'는 AI 모델을 EDA 도구, 엔지니어링 지식, 데이터 형식과 연결하는 구조로 소개됐어요. 다만 이런 모델의 신뢰성은 Calibre nmOPC 모델처럼 실제 웨이퍼 계측 데이터와 지속적으로 비교·보정해야 쌓인다고 강조했어요.

Semiconductor Engineering2026-11-12

엣지 AI 반도체 초저전압 설계, 파운데이션 IP가 관건

엣지 AI 반도체(SoC)는 실시간 처리를 하면서도 전력과 발열을 줄여야 해서, 공급 전압을 문턱값 근처인 약 0.4~0.5V까지 낮추는 '니어 쓰레숄드' 설계가 늘고 있어요. 다만 이 영역에서는 신호 지연이 비선형적으로 커지고 소자 편차가 심해져서, 기존 설계 방식으로는 동작을 예측하기 어려워진다고 해요. 그래서 메모리·로직 라이브러리·입출력(I/O) 같은 '파운데이션 IP'를 EDA 설계 툴과 실리콘 검증에 긴밀히 맞춰 초기 단계부터 최적화하는 게 중요해졌다고 밝혔어요. 예시로 단일 전원 메모리는 약 600mV까지 동작이 검증됐고, 듀얼 레일 메모리는 ISSCC 2025에서 3나노 핀펫 공정으로 380/540mV 조건에서 38Mb/mm² 밀도의 SRAM이 검증됐다고 설명했어요.

Semiconductor Engineering2026-11-12

FP8 포맷, Arm CPU에 전용 명령어·레지스터로 도입

AI 학습·추론에서 숫자를 더 적은 비트로 표현하는 FP8 방식이 쓰이고 있어요. Arm, 인텔, 엔비디아는 OCP 8비트 부동소수점 규격(OFP8)을 함께 내놓아 서로 다른 소프트웨어가 AI 모델을 쉽게 주고받을 수 있게 했어요. FP8은 이미 엔비디아 H100 GPU와 주요 AI 프레임워크에서 쓰이고 있어요. Arm은 FP8을 Armv9 명령어 체계(ISA)에 추가하면서, 이를 다루는 전용 레지스터(FPMR)와 명령어들을 CPU에 넣었어요. FP8은 정밀도 중심의 E4M3와 표현 범위 중심의 E5M2 두 방식으로 나뉘어 상황에 맞게 골라 쓸 수 있어요.

Semiconductor Engineering2026-11-12

RISC-V, AI 반도체 제어 역할 두고 업계 전문가 토론

반도체 전문 매체가 개방형 설계 방식인 RISC-V를 AI 칩에 쓰는 것을 두고 업계 전문가들과 좌담을 진행했어요. 한쪽에서는 RISC-V 코어로 AI 연산 전체를 맡기면, 연산을 처리하는 가속기와 CPU 사이에서 데이터를 오가게 해야 해서 오히려 설계가 복잡해지고 비용이 커진다고 봤어요. 다른 전문가들은 RISC-V에 전용 명령어를 추가해서 가속기들을 지휘하고 데이터를 빠르게 주고받게 하는 '제어' 역할로 쓰면 도움이 된다고 설명했어요. 다만 명령어를 잘 만들어도 칩이 제대로 동작하는지 확인하는 검증과 내부 상태를 들여다보는 관찰 기능이 따로 필요하다는 점도 지적됐어요.

Semiconductor Engineering2026-11-12

시놉시스, AI SoC향 파운데이션 IP 백서 공개

시놉시스가 AI 반도체 설계에 필요한 '파운데이션 IP'를 다룬 eBook을 냈어요. 파운데이션 IP는 칩을 만들 때 기본이 되는 회로 블록으로, 로직 라이브러리·메모리·입출력 회로·저장장치용 IP 등을 말해요. 이런 부품을 여러 회사에서 따로 사 모으면 통합이 늦어지거나 설계를 다시 해야 하는 일이 생겨 비용이 늘어날 수 있다고 설명해요. 이 eBook은 3나노 공정의 데이터센터·엣지 AI 칩 사례를 들어, 하나로 통합된 파운데이션 IP를 쓰면 설계 완성(테이프아웃)까지 더 예측 가능하게 진행할 수 있다고 소개해요.

Semiconductor Engineering2026-11-12

딥엑스, AI 반도체 특허로 수상 — 연산 가속 기술 인정받아

딥엑스가 2026 특허기술상에서 홍대용상을 받았다고 11일 밝혔어요. 특허기술상은 우수 발명과 특허기술을 찾아내려고 지식재산처가 주관하는 상이에요. 딥엑스는 '파이프라인 구조를 가지는 인공신경망용 연산 가속 장치' 특허로 이 상을 받았어요. 이 기술은 AI(인공지능) 연산 중간에 생기는 데이터를 덜 저장하고 덜 옮기게 해서, 처리 속도를 높이고 전력도 덜 쓰게 만들어줘요.

디일렉 반도체2026-11-12

노타, 하이퍼엑셀 베르다 LPU 최적화 공급 — 데이터센터 AI 추론 겨냥

노타가 하이퍼엑셀과 LLM(거대언어모델) 최적화 기술 공급 계약을 다시 맺었어요. 지난해 9월 첫 계약 이후 2년 연속 수주예요. 노타는 하이퍼엑셀의 LLM 추론 전용 반도체 '베르다 LPU(언어처리장치)'에 맞춰 AI 모델과 연산을 최적화하는 기술을 공급해요. 자체 플랫폼 '넷츠프레소'로 LLM의 핵심 연산을 베르다 구조에 맞게 다듬고, 메모리를 덜 쓰게 하는 양자화 기술도 적용해요. 이를 통해 데이터센터와 기업용 AI 서비스에서 다양한 LLM을 더 효율적으로 돌릴 수 있게 하는 게 목표예요.

ZDNet Korea2026-11-12

SANAI, AI 가중치 비트플립 공격 막는 내장형 ECC

플로리다대학교 연구팀이 AI 모델의 핵심 가중치를 비트플립 공격으로부터 보호하는 'SANAI'라는 기법을 담은 논문을 발표했어요. 이 기법은 추가 저장공간 없이 중요한 가중치 비트만 선택적으로 보호하는 방식이에요. 패리티(오류 확인용 정보)를 비밀키로 숨겨서 2차원 가중치 공간에 심어두는데, 스프레드 트랜스폼 디더 변조로 패리티를 키에 묶고, 키 기반 인터리빙으로 공격이 특정 코드워드에 집중되지 않게 흩어놓아요. 이 연구는 2026년 11월 arXiv에 사전공개 논문으로 올라왔어요.

Semiconductor Engineering2026-11-12