파운드리·공정
속보 경쟁은 하지 않습니다. 전문지와 종합지를 함께 모아 같은 발표의 중복 보도를 묶고, 코드 게이트를 통과한 요약만 게시합니다.
인텔 14A PDK 0.9 공개, 2028년 양산 목표 공정 검증 단계 진입
PDK 0.9는 설계 착수를 가능하게 하는 단계일 뿐, 양산 준비 완료 여부는 2027년 1분기 공개될 PDK 1.0에서 별도로 검증된다는 점이 핵심이다.
삼성전자, UMC에 DDI 웨이퍼 증산 요청 — 폴더블폰 수요 급증 공급차질
DDI는 디스플레이 구동에 필수적인 반도체로, 완제품 판매량 증가가 특정 부품의 파운드리 생산능력 제약으로 이어진 사례다.
코아시아세미, 4나노 공정 스위치칩 양산 — HPC용 빅다이 출하
대면적 빅다이는 수율 관리와 전력·발열 설계 난도가 높아, 디자인하우스의 첨단 공정 대응 역량을 보여주는 사례로 볼 수 있다.
최근 소식
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삼성전자 8인치 파운드리 철수, 팹리스 대체 생산처 확보 비상
삼성전자가 8인치 파운드리 사업에서 완전히 철수하기로 방침을 정하고 고객사들에 이를 통보한 것으로 확인됐다. 그동안 8인치 생산라인을 단계적으로 축소하겠다고만 밝혀왔으나, 이번에 처음으로 종료 시점을 못 박았다. 업계에 따르면 삼성전자는 2030년 말까지 8인치 파운드리 관련 생산라인 가동을 모두 종료하겠다는 계획을 고객사들에 통보했다. 삼성전자는 8인치 사업을 정리하고 12인치 웨이퍼 기반 미세공정에 인력과 설비 투자를 집중할 계획이다. 삼성전자에 생산을 맡겨온 국내 반도체 팹리스 업체들은 대체 생산처 확보에 나서고 있다.
코아시아세미, 삼성 4나노 파운드리서 HPC용 빅다이 양산 돌입
코아시아세미가 삼성전자 파운드리의 4나노 공정에서 고성능컴퓨팅(HPC)용 네트워크 스위치 반도체 양산에 돌입해 10월 중순 첫 웨이퍼를 출하했다. 이번 프로젝트는 2029년까지 총 1억7500만달러 규모로 진행되며, 칩 면적이 800mm²를 넘는 코아시아세미 역대 최대 크기의 빅다이 제품이다. 반도체 업계에서 빅다이는 면적이 넓을수록 수율 저하 위험과 발열·전력 설계 난도가 높아 디자인하우스의 기술 진입장벽이 가장 높은 분야로 꼽힌다. 코아시아세미는 리벨리온, 텐스토렌트 등과 칩렛 양산 협력을 이어온 데 이어 삼성 파운드리의 4나노 생산 물량을 확보해 실제 출하까지 이끌어냈다.
인텔 노바레이크, 18A-P 첫 채택 — 데이터센터용 그래닛래피즈 증산 우선
인텔이 3분기 실적발표에서 차세대 데스크톱 프로세서 노바레이크가 개선된 18A-P 공정을 처음 적용하는 클라이언트 제품이라고 확인했다. CEO 립부 탄은 노바레이크의 디자인윈이 판터레이크 출시 당시의 두 배에 이를 것으로 예상된다며, 세부 내용은 1월 CES에서 공개하겠다고 밝혔다. CFO 데이비드 진스너는 오리건에 인텔3 라인을 구축하기 위해 판터레이크용으로 쓰이던 18A 웨이퍼 생산 일부를 중단하고, 이를 데이터센터용 그래닛래피즈 생산으로 돌릴 계획이라고 말했다. 인텔은 18A 기반 제품이 전체 클라이언트 CPU 매출의 3분의 1을 차지하게 됐다고 밝혔으며, 진스너는 메모리 가격·공급 영향으로 2026년 PC 시장 규모가 축소될 것으로 전망했다.
라피더스-HCL테크, 인도 개발센터 2곳 개소 — 반도체 엔지니어링 협력
일본의 첨단 로직 반도체 기업 라피더스와 글로벌 기술기업 HCL테크가 10월 26일 파트너십을 발표했다. HCL테크는 인도 벵갈루루와 후블리에 개발 센터 2곳을 공식 개소하며 라피더스의 반도체 엔지니어링 수요를 지원하기로 했다. 두 회사는 두 센터가 핵심 엔지니어링 분야에서 HCL테크의 글로벌 역량을 활용해 라피더스를 지원하는 거점이 될 것이라고 밝혔다.
DB하이텍, 차량용 파운드리 IATF16949 인증 갱신
DB하이텍이 자동차 품질경영시스템 국제표준인 'IATF 16949' 인증을 갱신했다고 26일 밝혔다. 부천캠퍼스와 상우캠퍼스에서 진행된 갱신 심사를 통과했으며, 인증 범위는 고객사 반도체 제품을 위탁 생산하는 파운드리 제조 전 분야다. IATF 16949는 국제자동차산업전담기구(IATF)가 제정한 표준으로 자동차 부품 공급망 전반의 품질관리 체계 구축·유지를 요구한다. 자동차용 반도체는 주행 중 진동과 급격한 온도 변화 등 가혹한 환경에서 내구성과 안전성을 갖춰야 한다.
CFET 4단 적층 구조, 자기발열·기생RC로 스케일링 한계 직면
독일 뮌헨공대(TU Munich)와 인도공과대학 칸푸르(IIT Kanpur) 연구팀이 멀티티어 CFET 설계의 자기발열(SHE)과 기생 효과를 분석한 논문을 발표했다. 연구팀은 나노시트 소자를 수직으로 쌓는 4단 CFET 구조와 기존 2단 CFET 구조를 실험 측정값에 맞춰 보정한 TCAD 모델로 비교했다. TCAD 시뮬레이션을 통해 자기발열로 인한 열 분포와 온도 프로파일을 분석하고, MOL·BEOL 인터커넥트를 포함한 3차원 CMOS 인버터 모델에서 기생 RC 네트워크를 추출했다. 이 연구는 IEEE Journal on Exploratory Solid-State Computational Devices and Circuits에 게재됐다.
중국 DUV 다중패턴 첨단공정, EUV 공백을 메우다
Tom's Hardware의 주간 프리미엄 요약에 중국 첨단칩 제조 현황이 소개됐다. 전문가들은 중국이 EUV 노광장비 없이 기존 DUV 장비의 다중패턴 공정으로 첨단칩 제조를 이어가고 있지만, 다이 크기 증가·수율 저하·공정 시간 증가라는 비용이 커지고 있다고 분석했다. 같은 주간 요약에는 SSD 컨트롤러 업체 FADU가 발표한 File-Semantic SSD(FS-SSD) 백서도 포함됐는데, 파일시스템을 SSD 플래시에 직접 올려 호스트 CPU를 거치지 않고 GPU·DPU·NIC가 파일을 직접 열고 읽도록 하는 기술이다. FADU는 PCIe 6.0(Gen6) 컨트롤러 기반이며 파트너 샘플을 2027년 3분기까지 출하할 계획이라고 밝혔다. 요약에는 딥시크 신규 AI 모델이 이전보다 적은 HBM과 SSD 저장용량을 사용한다는 내용도 함께 다뤄졌다.
중국 반도체, DUV 다중패턴으로 EUV 대체 — 비용·수율 부담
ASML EUV 장비 수출통제로 중국 반도체 업체들은 DUV 노광 장비에 다중 패터닝을 적용해 첨단 칩을 만들고 있다. Fractilia의 크리스 맥은 노광 횟수가 늘수록 결함과 오버레이 오차가 누적되고, 다이가 커져 웨이퍼당 수율이 떨어진다고 설명했다. SMIC는 DUV 기반으로 Kirin 9000S(7나노급)에서 Kirin 9030(5나노급에 근접)까지 밀도를 높였지만 TSMC·삼성의 최신 공정에는 미치지 못한다. 모건스탠리는 CXMT의 웨이퍼당 비트 생산량이 서구 경쟁사의 약 3분의 1 수준이라고 추정했다. 반면 마이크론은 DUV와 다중 패터닝만으로 1-알파 D램을 개발해 EUV 없이도 경쟁력 있는 메모리 제조가 가능함을 보여줬다.