캐나다 노바스코샤주가 대규모 반도체 웨이퍼 팹을 유치할 가능성은 낮다고 EE Times가 보도했어요. 대신 마이크로일렉트로닉스 통합 분야가 지역 경제에 더 맞는 기회로 꼽혔어요. 핵심은 웨이퍼를 직접 생산하는 것이 아니라, 필요한 역량과 자원을 적절히 조합해 자리를 잡는 전략이에요.
이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요. 이 글은 AI의 도움을 받아 작성했습니다.원문: EE Times 「Nova Scotia Bets on Microelectronics Integration, Not Chip Fabs」
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반도체 후공정 장비업체 제너셈이 올해 3분기 연결 기준 매출 251억5400만원, 영업이익 25억6700만원을 기록했다고 12일 공시했어요. 매출은 전년 대비 59.5% 늘었고, 영업손익은 지난해 3분기 3억7200만원 손실에서 올해 흑자로 돌아섰어요. 영업이익률은 10.2%예요. 상반기에 확보한 수주 물량을 순차적으로 납품하면서 매출이 늘었고, 9월 말 기준 수주잔고는 지난해 연간 매출의 1.5배인 854억1700만원 규모예요.
EE타임스가 칩렛 기반 반도체 설계를 다룬 전문가 패널 토론을 소개했어요. 칩렛은 여러 개의 작은 반도체 칩을 하나로 연결해 만드는 설계 방식이에요. 닛틴 다하드 EE타임스 수석 편집장이 진행을 맡았고 업계 전문가들이 참여했어요. 패널에서는 칩렛 기반 설계가 커지고 복잡해질수록 기술적 과제가 쌓인다고 설명했고, 시스템이 망가지지 않는 범위에서 칩렛을 어디까지 확장할 수 있는지 그 한계를 논의했어요.
UCIe는 여러 개의 칩(다이)을 하나의 패키지 안에서 연결할 때 쓰는 공통 표준이에요. 2.5D 패키징에서는 신호가 패키지 내 배선을 거쳐 오가기 때문에 신호 손실, 간섭, 데이터 전송 속도 같은 요소가 설계에 크게 영향을 줘요. 반면 3D 패키징에서는 칩을 수직으로 짧게, 미세한 간격으로 쌓아서 연결하기 때문에 연결 개수를 늘리는 방식으로 대역폭을 키울 수 있고, 고속 신호 처리 부담이 줄어들어요. 이 백서는 두 방식에서 UCIe를 적용할 때의 차이, F2B·F2F 연결 구조, 3D 적층이 구현·테스트·신뢰성에 주는 영향 등을 다뤄요.
독일 식각장비 기업 레나테크놀로지가 반도체 패키징용 유리기판에 미세한 유리관통전극(TGV) 구멍을 뚫는 데 '알칼리' 소재가 유리하다고 소개했어요. 알칼리 식각은 산성 식각보다 구멍이 더 좁고 수직에 가까워, 같은 면적에 더 많은 구멍을 만들 수 있어요. 다만 알칼리 식각은 속도가 느린 단점이 있어서, 온도를 높여 처리 속도를 개선하는 방식을 함께 선보였어요. 이 회사는 레이저로 유리 내부를 변형시켜 구멍을 만드는 LIDE 공정도 공개했는데, 물리적으로 자르지 않아 깨짐(크랙)을 줄일 수 있다고 설명했어요.
반도체 패키징 업계는 사각형 대형 판(패널) 위에 여러 칩을 한번에 조립하는 '팬아웃 패널 레벨 패키징(FOPLP)' 방식으로 생산 효율을 높이려 하고 있습니다. 패널이 커질수록 칩 위치가 미세하게 틀어지거나 회로 패턴이 뒤틀리는 문제가 커져, 패턴을 정확히 새기는 노광 공정에서 오차(오버레이 오차)가 생기기 쉽습니다. 업계는 이 오차를 전체·구역·칩 단위로 보정하는 여러 방법을 써 왔는데, 정밀하게 보정할수록 생산 속도가 느려지는 문제가 있었습니다. 이에 실제 생산 전에 측정 데이터와 수율 예측 알고리즘으로 최적의 보정 조건을 미리 찾아내는 방법이 제시됐고, 검사 기준을 표준화한 뒤에는 예측 수율과 실제 수율의 차이가 0.2~0.8%까지 줄었다고 밝혔습니다.
반도체 칩은 웨이퍼 분류와 최종 테스트를 모두 통과해도 실제 사용 중에 고장이 날 수 있습니다. 전문가들은 미세한 타이밍 여유나 저항 변화처럼 개별 항목만 보면 정상처럼 보이는 약점이 숨어 있을 수 있다고 설명합니다. PDF Solutions, Teradyne, proteanTecs, Nordson Test & Inspection 등의 전문가들은 기기별 모델과 통계 분석, 물리적 검사로 수상한 칩을 찾아낼 수 있다고 말합니다. 다만 이런 이상 신호가 곧 결함을 뜻하는 것은 아니며, 추가 검사는 그 비용이 현장 고장으로 인한 손실보다 적을 때만 의미가 있다고 강조했습니다. 특히 첨단 패키지에서는 접합부의 미세한 접촉 불량이나 보이드가 당장 고장을 일으키지 않아도 나중에 문제가 될 수 있다고 설명했습니다.
반도체 칩을 쌓아 붙이는 하이브리드 본딩의 연결 간격이 5마이크로미터 이하로 줄어들면서, 50나노미터 크기의 작은 입자나 표면 오염도 접합 실패를 일으킬 수 있는 것으로 나타났습니다. 하이브리드 본딩은 기존 35마이크로미터 간격의 범프 대신 10마이크로미터 이하의 칩 내부 패드를 직접 붙이는 방식으로, 신호 지연을 줄이고 더 작고 빠른 메모리·프로세서 패키지를 만들 수 있게 해줍니다. 이 기술은 향후 고대역폭메모리(HBM)에서 D램과 D램을 쌓는 데 쓰이거나, GaN과 실리콘처럼 서로 다른 재료를 붙이는 데도 활용될 수 있습니다. 업계는 화학기계연마(CMP)로 표면을 나노미터 단위로 평탄하게 만들고, 광학·적외선·엑스레이·초음파 등 다양한 검사 장비로 접합면에 숨은 결함을 찾아내려 하고 있지만, 현재 4~9마이크로미터 수준인 간격이 더 줄어들면 기존 검사 장비의 해상도와 민감도가 한계에 부딪히고 있습니다.
삼성전자가 하이브리드 본딩 기술을 적용한 첨단 패키징 '3D 큐브-H' 개발을 내년 초까지 마무리할 계획인 것으로 전해졌습니다. 3D 큐브는 칩을 수직으로 쌓아 같은 면적에 더 많은 트랜지스터를 넣는 패키징 기술로, 삼성전자는 이미 열압착(TC) 본딩 방식인 '3D 큐브-T'를 개발한 바 있습니다. 하이브리드 본딩은 칩과 칩의 구리 단자를 직접 이어붙이는 방식으로, TC 본딩보다 단자 간 거리를 훨씬 좁게 만들 수 있고 발열과 전력 효율에서도 유리한 것으로 알려졌습니다. 업계 관계자에 따르면 내년 초 첫 디자인 키트가 완성되면 이후 잠재 고객과 평가를 시작할 계획입니다. 이 기술은 초고성능 인공지능(AI) 반도체에서 수요가 늘어날 것으로 전망됩니다.