3D-IC 신호 무결성, UCIe 표준이 요구하는 시스템 검증

Semiconductor Engineering 기고문은 TSMC CoWoS·SoIC, 삼성 I-Cube·X-Cube, 인텔 EMIB·Foveros 등 칩렛 기반 패키징이 확산되면서 다이 간(D2D) 인터페이스, 마이크로범프, TSV, 실리콘 인터포저에서 발생하는 임피던스 불연속과 크로스토크가 신호 무결성을 위협한다고 설명했다. 다이·패키지·인터커넥트를 개별적으로 검증하던 기존 방식은 더 이상 충분하지 않으며, 다이에서 인터포저와 패키지 기판, 메모리 스택까지 이어지는 전체 통신 채널을 한 번에 검증하는 시스템 레벨 접근이 필요하다고 주장했다. 글은 UCIe(Universal Chiplet Interconnect Express) 표준이 어드밴스드 패키징과 표준 패키징 두 계층으로 나뉘어 각각 다른 전송 속도와 전력 효율, 종단 방식을 규정하며, 이에 따라 채널이 엄격한 S21 전달함수 마스크를 충족해야 한다고 전했다. 또한 실리콘 인터포저는 전통적 PCB와 달리 반도체 파운드리 공정에서 유래한 평탄화 적층 구조를 사용해 EDA 모델링 난이도가 높다고 덧붙였다.

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