설계·EDA·IP
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파운데이션 IP, HPC·엣지AI SoC 재설계 비용 절감 전략
이 이북은 HPC와 엣지AI SoC 설계에서 파운데이션 IP를 여러 벤더로부터 개별 조달할 때 생기는 숨은 비용 문제를 다룬다. 로직 라이브러리, 임베디드 메모리, IO, NVM을 하나로 묶은 통합 Foundation IP 플랫폼과 IP·EDA 공동 최적화, 단일 지원팀 구조가 이 문제를 줄이는 방법으로 제시된다. 선단 공정에서는 재설계(리스핀)나 통합 지연, 테이프아웃 일정 지연이 비용 리스크로 이어질 수 있다고 설명한다. 모델링된 HPC·엣지AI SoC 사례를 통해 재설계·일정 지연을 피했을 때의 비용 절감과 전력·성능·면적(PPA) 개선 효과를 보여준다.
RF EDA에 AI 도입, ADS·RFPro·Nexus 워크플로 결합
한 백서가 RF·마이크로웨이브 설계용 EDA에 AI를 접목하는 전략 프레임워크를 제시했다. 프레임워크는 Capture, Orchestrate, Accelerate 세 가지 테마로 구성되며, 조직이 이 중 하나 또는 전부를 병행 적용할 수 있도록 설계됐다. Capture는 숙련 엔지니어의 노하우를 재사용 가능한 워크플로로 전환하는 데 초점을 둔다. Orchestrate는 지능형 에이전트로 반복적인 설계 작업을 자동화하며, Accelerate는 머신러닝과 서로게이트 모델, 측정 데이터와 연계된 시뮬레이션을 통해 더 많은 설계 대안을 평가할 수 있게 한다. 이 프레임워크는 Advanced Design System(ADS), RFPro, RF Circuit Simulation Pro(Nexus), Python 등 기존에 사용하던 엔지니어링 도구를 그대로 활용하는 방식으로 적용된다.
지멘스·시높시스·케이던스 블로그, AI 설계검증 동향 정리
세미컨덕터 엔지니어링이 업계 전문가들의 블로그 글을 모아 소개했다. eBeam Initiative는 대형 포토마스크와 하이-NA EUV, 커브리니어 마스크를 다룬 패널 토론 내용을 전했고, 지멘스는 칩렛 기반 설계에서 시스템 기술 공동최적화와 멀티피직스 분석의 중요성을 짚었다. 시높시스는 피지컬 AI 시스템을 위한 물리 기반 설계 방법론을, 케이던스는 AI가 RTL 생성과 ECO 제안까지 맡는 상황에서 설계 검증의 중요성을 강조했다. 암은 소스 없이도 마이크로아키텍처를 분석하는 기법을, 키사이트는 스케일업 패브릭에서 텐서 병렬화의 역할을 설명했다. 그 외 SEMI는 MEMS·센서 산업의 트렌드를, 램리서치와 인텔 파운드리는 각각 CFET 기반 SRAM 공정과 집적 전압 레귤레이터 기술을 소개했다.
인텔 APX, 윈도우11 인사이더 빌드에 등장 — 노바레이크 호환 준비
윈도우 인사이더용 빌드 29295에 'Advanced Performance Extensions(APX)' 토글이 실험 기능으로 등장했다고 Neowin이 2026년 10월 23일 보도했다. APX는 인텔이 2023년 발표한 명령어 확장으로 범용 레지스터를 16개에서 32개로 늘리고 3-오퍼랜드 명령어 형식을 지원해, 인텔 64 기준보다 로드는 10%, 스토어는 20% 줄어든다고 인텔은 설명했다. 현재는 APX를 지원하는 칩이 출시되지 않아 이 설정을 켜도 실제 동작은 없다. 인텔의 노바레이크 코어 울트라 400 시리즈와 제온7 '다이아몬드 래피즈'가 2027년 APX를 지원하는 첫 칩이 될 것으로 예상된다고 기사는 전했다.
칩스앤미디어, AI 반도체 IP 라이선스 수주로 3분기 실적 성장
반도체 설계자산(IP) 기업 칩스앤미디어가 27일 공시한 3분기 연결 매출액은 71억6200만원, 영업이익은 16억5700만원으로 전년 동기 대비 각각 8.2%, 8.7% 증가했다. 실적 성장은 IP 라이선스 매출이 견인했으며, 3분기 라이선스 매출은 전년 동기 대비 33% 증가한 44억3100만원을 기록했다. 회사는 인공지능(AI) 칩과 로보틱스 분야에서 신규 라이선스를 수주하며 매출을 늘렸다. 라이선스 사업은 특정 기능의 반도체 블록 설계도를 제공하고 사용료를 받는 방식이다.
인텔, 양자컴퓨팅 SW사 클래식 인수 — 스핀 큐비트 결합
인텔이 양자컴퓨팅 소프트웨어 기업 클래식 인수를 위한 최종 계약을 26일(현지시간) 체결했다고 밝혔다. 클래식은 특정 큐비트 방식이나 하드웨어에 종속되지 않는 통합 소프트웨어 플랫폼을 개발한 기업으로, 사용자 명령에 맞춰 하드웨어별 큐비트 특성에 최적화한 양자 회로를 자동으로 설계해 준다. 인텔은 이 플랫폼의 역할을 반도체설계자동화(EDA) 도구에 견줬다. 인텔은 자체 스핀 큐비트 제조 기술과 클래식의 소프트웨어 플랫폼을 결합해 하드웨어부터 개발 도구까지 아우르는 풀스택 양자컴퓨팅 플랫폼을 구축하려 한다.
케이던스, AI 결합시 칩설계 생산성 1000배 전망
케이던스 CEO 아니루드 데브간은 10월 26일(현지시간) 3분기 실적발표 컨퍼런스콜에서 인공지능(AI)이 칩 설계 생산성을 최대 1000배까지 높일 수 있다고 밝혔다. 그는 범용 AI 모델과 반도체 설계에 특화된 케이던스 자체 모델을 EDA 도구와 결합하는 전략 방향을 소개했다. 데브간은 20년 전 IBM과 인텔이 CPU 하나를 설계하는 데 500명이 5년간 걸렸지만 지금은 50명이 6개월이면 가능하다며, 칩 설계가 이미 100배가량 쉬워졌다고 설명했다. 케이던스는 이날 컨퍼런스콜에서 연간 실적 전망도 상향했다.
인텔, 클래식 인수로 양자컴퓨팅 풀스택 플랫폼 구축
인텔이 이스라엘 양자컴퓨팅 소프트웨어 기업 클래식 인수를 위한 최종 계약을 맺었다고 밝혔다. 클래식은 2020년 설립된 스타트업으로, 큐비트 구현 방식이나 하드웨어에 구애받지 않고 알고리듬을 구현할 수 있는 합성 플랫폼을 개발해왔으며 지난 4월에는 자연어 기반 양자 응용프로그램 생성 AI 에이전트도 공개했다. 인텔은 이번 인수가 2015년부터 이어온 실리콘 기반 큐비트 제조 역량을 보완해 풀스택 양자컴퓨팅 플랫폼 구축에 도움이 될 것이라고 밝혔다. 립부 탄 인텔 CEO는 인텔 양자컴퓨팅 그룹이 이번 인수를 계기로 풀스택 비즈니스로 전환될 것이라고 말했다. 인수는 각국 경쟁당국 승인을 거쳐 내년 상반기 중 완료될 예정이다.
엔타이어, 트레일스로 AI 코드검토 자동화 플랫폼 공개
깃허브 전 최고경영자 토마스 돔케가 설립한 엔타이어가 AI 에이전트와 개발자가 함께 작업하는 독립형 개발 플랫폼을 출시했다. 기존 풀 리퀘스트 방식을 대체하는 '트레일스' 기능은 여러 AI 에이전트가 코드 품질과 작업 성공 여부를 평가해 점수를 매기고, 모든 기준이 충족되면 개발자가 코드를 전부 검토하지 않고도 병합할 수 있게 한다. 엔타이어는 깃허브와 호환되는 분산형 소스코드 관리 서버를 구축해 코드 전송 속도를 깃허브보다 최대 89배, 커서 오리진보다 6배 빠르게 했다고 밝혔다. 이전 작업 기록을 기억하는 '컨티뉴어스 메모리' 기능은 토큰 사용량을 최대 71% 줄이며, 빌드카이트·디포 CI 서비스를 연동해 빌드와 테스트도 자동화한다. 이 플랫폼은 깃허브 연례 개발자 행사 '깃허브 유니버스 26' 개막 하루 전 공개됐다.
Cadence Maestro 공개, 칩설계 AI 에이전트 전용 모델
Cadence가 칩 설계 에이전트에 특화한 AI 모델 포트폴리오 '마에스트로'를 공개했다. 범용 파운데이션 모델과 비교해 결과 품질을 최대 30% 개선하고 토큰 사용량을 최대 5배 줄였다고 밝혔다. 첫 모델은 2026년 4분기 중 일부 고객에게 얼리 액세스 형태로 제공되며, Cadence 클라우드·퍼블릭 클라우드·고객 자체 온프레미스 환경에서 구동할 수 있다. 고객은 자사의 설계 데이터와 워크플로를 활용해 모델을 추가 학습시킬 수 있으며, 엔비디아의 Nemotron 모델도 포함됐다. 경쟁사 시놉시스가 앞서 공개한 GPT-Synopsys는 OpenAI 인프라에서 구동되고 고객 데이터를 학습에 쓰지 않는다는 점에서 차이가 있다.
라피더스-HCLTech 협력, 차세대 로직반도체 개발센터 가동
일본 라피더스와 글로벌 기술기업 HCLTech가 차세대 반도체 기술 개발을 위한 파트너십을 공식 발표했다. 이와 함께 HCLTech의 개발센터 두 곳이 인도 노이다에서 공식 개소했다. 라피더스는 첨단 로직 반도체를 개발·생산하는 일본 기업으로, 이번 협력을 통해 양사의 기술 협업 거점을 마련했다.
SEAL, 3D CiM 가속기 레이어 매핑으로 결함 취약성 감소
미국 애리조나주립대와 메릴랜드대 연구진이 다중 테넌트 환경에서 전력망을 공유하는 이종 3D 컴퓨트인메모리(CiM) 가속기의 보안 취약점을 줄이는 레이어 매핑 프레임워크 SEAL을 발표했다. SEAL은 신경망 계층 중 중요도가 높은 계층을 결함 저항성이 높은 소자·티어 조합에 배치해 전력, 성능, 면적, 결함 취약성을 함께 최적화한다. ResNet-18과 Qwen2.5-3B로 평가한 결과 보안을 고려하지 않은 매핑과 비교해 결함 취약성이 각각 최대 3.9배, 7.8배 줄었다. ReRAM 비중이 높은 구성에서는 고위험 계층을 모두 저취약성 티어에 배치해 특성화 측정 하한까지 취약성을 낮췄으며, 정확도와 퍼플렉시티는 결함 없는 기준 대비 각각 0.06 범위 내로 유지됐다.
TU뮌헨, 신경망으로 3nm 나노시트 SPICE 시뮬레이션 가속
독일 뮌헨공대 연구진이 3nm 나노시트 트랜지스터용 신경망(NN) 기반 모델을 개발해 SPICE 시뮬레이션과 표준 셀 라이브러리 특성화에 적용한 논문을 발표했다. 이 모델은 드레인 전류와 전하를 예측하며, 업계 표준인 BSIM-CMG Verilog-A 컴팩트 모델과 비교해 지연시간 오차 0.11% 미만, 총 전력 오차 0.76% 미만의 정확도를 보였다고 밝혔다. 표준 셀 라이브러리 특성화 과정에서는 기존 모델보다 최대 8배 빠른 처리 속도를 기록했다. 연구팀은 다양한 아날로그·디지털 회로 시뮬레이션을 통해 모델 정확도를 추가로 검증했으며, 신경망 크기와 시뮬레이션 정밀도 간 관계에 대한 가이드도 제시했다.